JPS5916060A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS5916060A JPS5916060A JP57123888A JP12388882A JPS5916060A JP S5916060 A JPS5916060 A JP S5916060A JP 57123888 A JP57123888 A JP 57123888A JP 12388882 A JP12388882 A JP 12388882A JP S5916060 A JPS5916060 A JP S5916060A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- circuit
- pointer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、内部にメモリを内蔵した半導体集積回路に関
し特に、メモリのデータによって、メモリのアドレス回
路を制御する回路を有する半導体集積回路（以下ＬＳＩ
と称す）に関する。
し特に、メモリのデータによって、メモリのアドレス回
路を制御する回路を有する半導体集積回路（以下ＬＳＩ
と称す）に関する。
メモリに格納されているデータが、任意のアドレスから
アドレスまで同じデータが入っている場合に、このデー
タを読み出すためには任意のアドレスからアドレスをイ
ンクリメントしながら順次データを読み出さなければな
らないためメモリ内のテーブルのように同じデータが伺
回も続く場合には、メモリ内に同じデータを続けて誉い
ておく必要があシ、膨大なメモリ内容が必要であるとい
う欠点があった。
アドレスまで同じデータが入っている場合に、このデー
タを読み出すためには任意のアドレスからアドレスをイ
ンクリメントしながら順次データを読み出さなければな
らないためメモリ内のテーブルのように同じデータが伺
回も続く場合には、メモリ内に同じデータを続けて誉い
ておく必要があシ、膨大なメモリ内容が必要であるとい
う欠点があった。
本発明の目的は簡単な回路を付加するだけで前記従来技
術で示したような欠点をなくし、メモリ内に同じデータ
の繰り返しが多いテーブルのようなものをもってもメモ
リ容量が膨大にならないようなＬＳＩを提供することに
ある。
術で示したような欠点をなくし、メモリ内に同じデータ
の繰り返しが多いテーブルのようなものをもってもメモ
リ容量が膨大にならないようなＬＳＩを提供することに
ある。
本発明による名称メモリ制御回路はメモリを内蔵してな
る半導体集積回路においてメモリのアドレスを指定する
ポインタのカウント信号を、メモリから出力され、たデ
ータをデコードし、データの任意のビットの値によって
カウンタにカウント値としてセットできるカウンタ回路
と該カウンタのカウント終了検出回路を有し、カウント
終了検出回路の出力によって前記ポインタのカウント信
号を抑えることを特徴とする。
る半導体集積回路においてメモリのアドレスを指定する
ポインタのカウント信号を、メモリから出力され、たデ
ータをデコードし、データの任意のビットの値によって
カウンタにカウント値としてセットできるカウンタ回路
と該カウンタのカウント終了検出回路を有し、カウント
終了検出回路の出力によって前記ポインタのカウント信
号を抑えることを特徴とする。
第１図に本発明の一実施例を示す。
メモリ装置ＡでアドレスポインタＢが示すアドレスに対
応したデータをラッチ回路Ｃに出力する。
応したデータをラッチ回路Ｃに出力する。
ラッチ回路Ｃの出力は、データバスＤｎ−Ｄｏに接続さ
れると共にカウンタ回路Ｆの入力信号となシ、カウンタ
の出力信号はアドレスポインタのタイミング制御回路Ｅ
に入力され、タイミング制御回路Ｅの出力信号は、アド
レスポインタのインクリメ−ントタイミングを制御する
ための入力信号になる。
れると共にカウンタ回路Ｆの入力信号となシ、カウンタ
の出力信号はアドレスポインタのタイミング制御回路Ｅ
に入力され、タイミング制御回路Ｅの出力信号は、アド
レスポインタのインクリメ−ントタイミングを制御する
ための入力信号になる。
第１図に示す実施例によって説明する。メモリ装置の任
意アドレスからデータを読み出す場合には、アドレスポ
インタの出力が任意のアドレスを指すような内容をセッ
トすると、そのアドレスに対応したデータがメモリ装置
から出力され、ラッチ回路にデータがセットされる。こ
のデータは、データバスに出力されると同時にカウンタ
回路にカウント値としてセットされ、そのデータを伺回
繰シ返すかを決定し、その結果をアドレスポインタのタ
イミング制御回路に入力する。説明が簡単になるように
データをＮ回繰り返すとすれば、タイミング制御回路は
上記結果に基づいて、アドレスポインタがインクリメン
トすることを、Ｎ回抑えるため、データパスーヒのデー
タは、Ｎ回同じデータを出力することが可能となる。１
だタイミング制御回路はインクリメントをＮ回抑えたあ
とは、アドレスポインタのインクリメントを可能にする
ため、次のアドレスに対応したデータを読み出すことが
でき、そのデータによって上記のような動作を繰シ返し
行うものでおる。
意アドレスからデータを読み出す場合には、アドレスポ
インタの出力が任意のアドレスを指すような内容をセッ
トすると、そのアドレスに対応したデータがメモリ装置
から出力され、ラッチ回路にデータがセットされる。こ
のデータは、データバスに出力されると同時にカウンタ
回路にカウント値としてセットされ、そのデータを伺回
繰シ返すかを決定し、その結果をアドレスポインタのタ
イミング制御回路に入力する。説明が簡単になるように
データをＮ回繰り返すとすれば、タイミング制御回路は
上記結果に基づいて、アドレスポインタがインクリメン
トすることを、Ｎ回抑えるため、データパスーヒのデー
タは、Ｎ回同じデータを出力することが可能となる。１
だタイミング制御回路はインクリメントをＮ回抑えたあ
とは、アドレスポインタのインクリメントを可能にする
ため、次のアドレスに対応したデータを読み出すことが
でき、そのデータによって上記のような動作を繰シ返し
行うものでおる。
第２図に、本発明の具体例を示しており、これによって
説明する。第２図に示したものはメモリ装置としてリー
ドオンリーメモリを用いたもので４ピツ）Ｘｍワードで
構成されておシＣはラッチ回路、Ｂはラッチ回路のラッ
チ信号及びカウンタＥのカウント値セット信号、１，２
はカウンタのカウント値入力１．Ｈはカウンタのカウン
トクロック、３はカウンタの出力信号をデコードしたも
のでカウント終了で°′Ｌ″レベルになるとし、カウン
ト途中では’ ）Ｌ ”レベルになっている。Ｇは、プ
ログラムカウンタＪ゛のカウントクロック、■はアドレ
スデコーダを示している。
説明する。第２図に示したものはメモリ装置としてリー
ドオンリーメモリを用いたもので４ピツ）Ｘｍワードで
構成されておシＣはラッチ回路、Ｂはラッチ回路のラッ
チ信号及びカウンタＥのカウント値セット信号、１，２
はカウンタのカウント値入力１．Ｈはカウンタのカウン
トクロック、３はカウンタの出力信号をデコードしたも
のでカウント終了で°′Ｌ″レベルになるとし、カウン
ト途中では’ ）Ｌ ”レベルになっている。Ｇは、プ
ログラムカウンタＪ゛のカウントクロック、■はアドレ
スデコーダを示している。
いまアドレスデコーダの出力ＡＯのみＩｔ Ｈ＄７レベ
ルになっているとすればＡＯ査地のデータをラッチ回路
でラッチして、Ｄ３＝Ｌ、Ｄ２＝Ｈ，ＤＩ＝Ｌ；ＤＯ＝
Ｈとなる。Ｄｏ、Ｄ’ｌのデータはこれと同時にカウン
タのカウント価としてカウンタにセットされるためカウ
ンタの出力信号をデコードしたものは”’ ｌ−１”レ
ベルになりプログラムカウンタのカウントクロックけ°
°Ｌ″となりプログラムカウンタはインクリメントでき
なくなる。その後カウンタＥは、［Ｊｌ、Ｄｏでセット
された値をカウントすると、カウンタの出力信号が′Ｌ
”レベルになるためプログラムカウンタのカウントクロ
ックＧに４、カウンタクロック■（か出力されプログラ
ムカウンタは次のアドレスＡ１番地を指し、上記の動作
を縁り返し行なうため、ＤＩ、Ｄｏの値によってリード
オンリーメモリの出力に、同じデータを任意のカウント
数だけ出力信号として取シ出すことができるため、任意
のアドレスからアドレスまで同じデータとして書いて２
く必要がなくなる。
ルになっているとすればＡＯ査地のデータをラッチ回路
でラッチして、Ｄ３＝Ｌ、Ｄ２＝Ｈ，ＤＩ＝Ｌ；ＤＯ＝
Ｈとなる。Ｄｏ、Ｄ’ｌのデータはこれと同時にカウン
タのカウント価としてカウンタにセットされるためカウ
ンタの出力信号をデコードしたものは”’ ｌ−１”レ
ベルになりプログラムカウンタのカウントクロックけ°
°Ｌ″となりプログラムカウンタはインクリメントでき
なくなる。その後カウンタＥは、［Ｊｌ、Ｄｏでセット
された値をカウントすると、カウンタの出力信号が′Ｌ
”レベルになるためプログラムカウンタのカウントクロ
ックＧに４、カウンタクロック■（か出力されプログラ
ムカウンタは次のアドレスＡ１番地を指し、上記の動作
を縁り返し行なうため、ＤＩ、Ｄｏの値によってリード
オンリーメモリの出力に、同じデータを任意のカウント
数だけ出力信号として取シ出すことができるため、任意
のアドレスからアドレスまで同じデータとして書いて２
く必要がなくなる。
上記、実施例では、４ピツ）Ｘｍビットのリードオンリ
ーメモリでそのデータのＤＩ、Ｄｏのみをカウント値と
して使用したが、他のメモリ装置で任意の出力ビットを
使用することは容易に推測でき、このような加重な回路
を付加するたけでメモリ、特にテーブルを多く持ってい
るメモリ装置の増大全防ぐことが可能となる。
ーメモリでそのデータのＤＩ、Ｄｏのみをカウント値と
して使用したが、他のメモリ装置で任意の出力ビットを
使用することは容易に推測でき、このような加重な回路
を付加するたけでメモリ、特にテーブルを多く持ってい
るメモリ装置の増大全防ぐことが可能となる。
第１図は本発明の一実施例を示す図、第２図は、本発明
の具体例の一例を示す図である。Ｎ用山カウンタのカウ
ント終了を検出するための検出回路、Ｍ・・・・・・カ
ウンタが動作中には、ａで示すプログラムカウンタのカ
ウント信号を抑える回路、Ｇ・・・・・・プログラムカ
ウンタのカウント信号、Ｊ・・・・・・メモリのアドレ
スを指定するプログラムカウンタ、■・・・・・・プロ
グラムカウンタの内容に従ってアドレスを選択するため
のアドレスデコーダ、ＬおよびＫ・・・・・・リードオ
ンリーメモリを構成するだめのエンハンスメント型ＭＯ
８およびデプレッション型ＭＯ８である。
の具体例の一例を示す図である。Ｎ用山カウンタのカウ
ント終了を検出するための検出回路、Ｍ・・・・・・カ
ウンタが動作中には、ａで示すプログラムカウンタのカ
ウント信号を抑える回路、Ｇ・・・・・・プログラムカ
ウンタのカウント信号、Ｊ・・・・・・メモリのアドレ
スを指定するプログラムカウンタ、■・・・・・・プロ
グラムカウンタの内容に従ってアドレスを選択するため
のアドレスデコーダ、ＬおよびＫ・・・・・・リードオ
ンリーメモリを構成するだめのエンハンスメント型ＭＯ
８およびデプレッション型ＭＯ８である。
Claims (1)
- メモリを内蔵してなる半導体集積回路においてメモリの
アドレスを指定するポインタのカウント信号をメモリか
ら出力されたデータをデコード七、データの任意のビッ
トの値によってカウンタにカウント値としてセットでき
るカウンタ回路と該カウンタのカウント終了検出回路を
有し、カウント終了検出回路の出力によって前記ポイン
タのカウント信号を抑えることを特徴とするメモリ制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123888A JPS5916060A (ja) | 1982-07-16 | 1982-07-16 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123888A JPS5916060A (ja) | 1982-07-16 | 1982-07-16 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916060A true JPS5916060A (ja) | 1984-01-27 |
Family
ID=14871838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123888A Pending JPS5916060A (ja) | 1982-07-16 | 1982-07-16 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8959775B2 (en) | 2010-03-25 | 2015-02-24 | Panasonic Intellectual Property Management Co., Ltd. | Nose hair trimmer |
-
1982
- 1982-07-16 JP JP57123888A patent/JPS5916060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8959775B2 (en) | 2010-03-25 | 2015-02-24 | Panasonic Intellectual Property Management Co., Ltd. | Nose hair trimmer |
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