JPS59106028A - キ−入力制御回路 - Google Patents
キ−入力制御回路Info
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- JPS59106028A JPS59106028A JP57215536A JP21553682A JPS59106028A JP S59106028 A JPS59106028 A JP S59106028A JP 57215536 A JP57215536 A JP 57215536A JP 21553682 A JP21553682 A JP 21553682A JP S59106028 A JPS59106028 A JP S59106028A
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- JP
- Japan
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- circuit
- key
- key data
- data
- address
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、入力されたキーデータを一時的に複数個記
憶し、キーデータの読み出し命令時に前記キーデータを
入力順に順次読み出す機能を備えた電子機器のキー人力
制御回路に関する。
憶し、キーデータの読み出し命令時に前記キーデータを
入力順に順次読み出す機能を備えた電子機器のキー人力
制御回路に関する。
従来、前記キー人力制御回路において複数個のキーデー
タを記憶させるためにはシフトレジスタが使用され、こ
のシフトレジスタに順次書き込まれたキーデータは所定
周期のクロックによってシフトされ、読み出され無いキ
ーデータは最上位桁から最下位桁へとリサキュレートさ
れる。このため、シフトレジスタの複数個の桁のうちキ
ーデータが書き込まれる桁の位置と、書き込まれたキー
られている。したがって、たとえばシフトレジスタに質
き込まれたキーデータを読み出す場合には、上記キーデ
ータのシフト動作により、次に読み出すべきキーデータ
が読み出し指定桁位置にシフトされたタイミングで読み
出す必要があり、極めて難しいタイミング制御が必要と
されていた。このため、このタイミング制御に伴う回路
構成が複雑になる欠点があった。同様に、前記シフトレ
ジスタにキーデータを書き込む場合も複雑なタイミング
制御が必要とされていた。
タを記憶させるためにはシフトレジスタが使用され、こ
のシフトレジスタに順次書き込まれたキーデータは所定
周期のクロックによってシフトされ、読み出され無いキ
ーデータは最上位桁から最下位桁へとリサキュレートさ
れる。このため、シフトレジスタの複数個の桁のうちキ
ーデータが書き込まれる桁の位置と、書き込まれたキー
られている。したがって、たとえばシフトレジスタに質
き込まれたキーデータを読み出す場合には、上記キーデ
ータのシフト動作により、次に読み出すべきキーデータ
が読み出し指定桁位置にシフトされたタイミングで読み
出す必要があり、極めて難しいタイミング制御が必要と
されていた。このため、このタイミング制御に伴う回路
構成が複雑になる欠点があった。同様に、前記シフトレ
ジスタにキーデータを書き込む場合も複雑なタイミング
制御が必要とされていた。
この発明は前記事情に基づいてなされたもので、その目
的とするところは、キーデータの書き込み、読み出しに
際しても複雑なタイミング制御を必要とせず、したがっ
て回路構成が簡単なキー人力制御回路を提供することで
ある。
的とするところは、キーデータの書き込み、読み出しに
際しても複雑なタイミング制御を必要とせず、したがっ
て回路構成が簡単なキー人力制御回路を提供することで
ある。
以下、この発明の一実施例につき添付図面に基づいて説
明する。図は小型電子機器の入力制御回路の回路構成図
を示し、この入力制御回路は４本のキー人力信号ライン
ＫＩと、４本のキーコモン信号ラインＫＣの交点上にキ
ーが備えられたキー入力部（図示せず）と接続されてい
る。また、前記キー操作が行なわれた際、この操作信号
はキー人力信号ラインＫＩを介し、キーデータＫＩとし
てアントゲ−）２ａ〜２ｄへ入力され、これらアンドゲ
ートの出力はＲＡＭ１へ入力される。前記ＲＡＭＩは１
バイト（８ビツト）で１キ一分のキーデータを記憶する
記憶領域を８個備えた８バイト分の記憶容量を有してい
る。そして、ＲＡＭＩには・π／Ｗ信号およびアドレス
指定信号−Ａ０〜Ａ２が入力され、書き込み時には指定
されたアドレスの記憶領域へ１バイトのキーデータが書
き込まれ、読み出し時にアドレス指定された記憶領域内
の１バイトのキーデータが読み出される。読み出された
キーデータの一部はトランスファゲート３ａ〜３ｄへ、
またキーデータの一部はノア回路４に入力されるほかオ
ア回路５ａ〜５ｄを夫々介してトランスファゲート３８
〜３ｈへ出力され、このトランスファゲートからの出力
はデータバスＤＢを介し、ＣＰＵ（ｌｉｌＵ示せず）に
入力される。
明する。図は小型電子機器の入力制御回路の回路構成図
を示し、この入力制御回路は４本のキー人力信号ライン
ＫＩと、４本のキーコモン信号ラインＫＣの交点上にキ
ーが備えられたキー入力部（図示せず）と接続されてい
る。また、前記キー操作が行なわれた際、この操作信号
はキー人力信号ラインＫＩを介し、キーデータＫＩとし
てアントゲ−）２ａ〜２ｄへ入力され、これらアンドゲ
ートの出力はＲＡＭ１へ入力される。前記ＲＡＭＩは１
バイト（８ビツト）で１キ一分のキーデータを記憶する
記憶領域を８個備えた８バイト分の記憶容量を有してい
る。そして、ＲＡＭＩには・π／Ｗ信号およびアドレス
指定信号−Ａ０〜Ａ２が入力され、書き込み時には指定
されたアドレスの記憶領域へ１バイトのキーデータが書
き込まれ、読み出し時にアドレス指定された記憶領域内
の１バイトのキーデータが読み出される。読み出された
キーデータの一部はトランスファゲート３ａ〜３ｄへ、
またキーデータの一部はノア回路４に入力されるほかオ
ア回路５ａ〜５ｄを夫々介してトランスファゲート３８
〜３ｈへ出力され、このトランスファゲートからの出力
はデータバスＤＢを介し、ＣＰＵ（ｌｉｌＵ示せず）に
入力される。
前記ＣＰＵはデータバスＤＢを介して入力されたキー人
力データに対する演算処理を行なった後、再びＲＡＭＩ
に記憶されたキーデータの読み出しを指定する信号Ｋｅ
ｙＲθＩＩＬ（１（以下、ＫＲと略称する）を出力する
。この信号ＫＲはトランスフアゲ−）３ａ〜３ｈヘゲ−
、ト開成信号として出力されるほかナントゲート６へ入
力される。ナントゲート６の出力はインバータ７および
トランスフアゲ−）９ａ〜９Ｃへ夫々出力され、インバ
ータ７の出力はトランスファゲート８ａ〜８ａ−ｉノア
回路１０．１１．１２へ夫々出力される。また前記入力
部のキー操作が行なわれた際、キーのＯＮ状態を示す信
号Ｋｅｙ ＯＮ（以下、ＫＯと略称する）が出力され
、この信号ＫＯはオア回路５ＦＬ〜５ｄを介してトラン
スファゲート３０〜３ｈへ出力されるほか、インバータ
１３およびアンドゲート１４へ夫々出力され、さらにイ
ンバータ１３の出力はナントゲート６に入力される。前
記ノア回路４は、ＲＡＭＩから読み出されるデータが無
い場合は′１”を読み出されるデータがある場合は０”
を出力し、ＲＡＭＩの読み出し指定された記憶領域にキ
ーデータの記憶の有無を検出するもので、その出力はフ
リップフロップ１５に所定周期のクロック信号ｔ、Ｕ１
のタイミングで入力される。このフリップフロップ１５
の出力はアンドゲート１４へ出力され、アンドゲート１
４はＲＡＭＩから読み出されるデータが無く、かつ信号
ＫＯが入力されるとノア回路１１およびノア回路１６へ
夫々″１″信号を出力する。ノア回路１１、．１２．１
６の出力は夫々対応してノア回路１７．１８．１９へ出
力される。これらノア回路１７．１８．１９には所定周
期のクロック信゛号ｔｓｌｓ’入力されている。そ゛し
て、ノア回路１７からの出力信号が６０”の時はＲＡＭ
Ｉは読み出し状態へ・”１″の時はＲＡ Ｍ １は書き
込み状態へ夫々指定される。また、ノア回路１８．１９
からの出力信号は夫々対応してアドレスカウンタ２０．
２１へ入力され、６１″状態から０”状態へ移行した際
にその計数値をインクリメントする。また、前記ＣＰＵ
からＲＡＭＩの内容をクリアするための信号ＫＢＣが前
記クロック信号ｔ２戸、の８周期にわたってノア回路１
０．１１．１２．１６へ夫々出力される。さらに、信号
ＫＢＣの最終の周期に相当する１周期間だけ信号ＫＢＣ
Ｅがノア回路２２．２３．２４に出力される。
力データに対する演算処理を行なった後、再びＲＡＭＩ
に記憶されたキーデータの読み出しを指定する信号Ｋｅ
ｙＲθＩＩＬ（１（以下、ＫＲと略称する）を出力する
。この信号ＫＲはトランスフアゲ−）３ａ〜３ｈヘゲ−
、ト開成信号として出力されるほかナントゲート６へ入
力される。ナントゲート６の出力はインバータ７および
トランスフアゲ−）９ａ〜９Ｃへ夫々出力され、インバ
ータ７の出力はトランスファゲート８ａ〜８ａ−ｉノア
回路１０．１１．１２へ夫々出力される。また前記入力
部のキー操作が行なわれた際、キーのＯＮ状態を示す信
号Ｋｅｙ ＯＮ（以下、ＫＯと略称する）が出力され
、この信号ＫＯはオア回路５ＦＬ〜５ｄを介してトラン
スファゲート３０〜３ｈへ出力されるほか、インバータ
１３およびアンドゲート１４へ夫々出力され、さらにイ
ンバータ１３の出力はナントゲート６に入力される。前
記ノア回路４は、ＲＡＭＩから読み出されるデータが無
い場合は′１”を読み出されるデータがある場合は０”
を出力し、ＲＡＭＩの読み出し指定された記憶領域にキ
ーデータの記憶の有無を検出するもので、その出力はフ
リップフロップ１５に所定周期のクロック信号ｔ、Ｕ１
のタイミングで入力される。このフリップフロップ１５
の出力はアンドゲート１４へ出力され、アンドゲート１
４はＲＡＭＩから読み出されるデータが無く、かつ信号
ＫＯが入力されるとノア回路１１およびノア回路１６へ
夫々″１″信号を出力する。ノア回路１１、．１２．１
６の出力は夫々対応してノア回路１７．１８．１９へ出
力される。これらノア回路１７．１８．１９には所定周
期のクロック信゛号ｔｓｌｓ’入力されている。そ゛し
て、ノア回路１７からの出力信号が６０”の時はＲＡＭ
Ｉは読み出し状態へ・”１″の時はＲＡ Ｍ １は書き
込み状態へ夫々指定される。また、ノア回路１８．１９
からの出力信号は夫々対応してアドレスカウンタ２０．
２１へ入力され、６１″状態から０”状態へ移行した際
にその計数値をインクリメントする。また、前記ＣＰＵ
からＲＡＭＩの内容をクリアするための信号ＫＢＣが前
記クロック信号ｔ２戸、の８周期にわたってノア回路１
０．１１．１２．１６へ夫々出力される。さらに、信号
ＫＢＣの最終の周期に相当する１周期間だけ信号ＫＢＣ
Ｅがノア回路２２．２３．２４に出力される。
前記アドレスカウンタ２０．２１は「０」〜「７」まで
の値を計数し、夫々３ビット分の出力は対応してトラン
スフアゲ−）８ａ〜８ｃｓ９ａ〜９ｃへ送出される。そ
して、トランスファゲート８ ａ 〜８ ｃ 、 ９
ａ 〜９ ｃの各出力は夫々ＲＡＭ１のアドレス端子Ａ
ｏ １Ａ＋ １Ａ２に入力され１対応する記゛億領域の
アドレスが指定される。さらに、トランス７アゲー）
８ ａｓ ９ ａの出力はノア回路２４、−数回路２５
およびナントゲート２６に、またトランスフアゲ−）８
ｂ、９ｂの出力は一致回路２５およびナントゲート２６
に、またトランスファゲート８０％９０の出力は夫々不
一致回路２７に入力される。そして、ナントゲート２６
の出力は不一致回路２７に、この不一致回路２７の出力
はノア回路２２に、−数回路２５の出力はノア回路２３
に夫々入力される。そして、ノア回路２２．２３．２４
の出力は夫々対応して了ドレスカウンタ２０．２１に夫
々書き込まれる。
の値を計数し、夫々３ビット分の出力は対応してトラン
スフアゲ−）８ａ〜８ｃｓ９ａ〜９ｃへ送出される。そ
して、トランスファゲート８ ａ 〜８ ｃ 、 ９
ａ 〜９ ｃの各出力は夫々ＲＡＭ１のアドレス端子Ａ
ｏ １Ａ＋ １Ａ２に入力され１対応する記゛億領域の
アドレスが指定される。さらに、トランス７アゲー）
８ ａｓ ９ ａの出力はノア回路２４、−数回路２５
およびナントゲート２６に、またトランスフアゲ−）８
ｂ、９ｂの出力は一致回路２５およびナントゲート２６
に、またトランスファゲート８０％９０の出力は夫々不
一致回路２７に入力される。そして、ナントゲート２６
の出力は不一致回路２７に、この不一致回路２７の出力
はノア回路２２に、−数回路２５の出力はノア回路２３
に夫々入力される。そして、ノア回路２２．２３．２４
の出力は夫々対応して了ドレスカウンタ２０．２１に夫
々書き込まれる。
次に、この発明の動作について説明する。いま、前記入
力部においてキー操作が行なわれて無い状態において前
記ＣＰＵから信号ＫＲが出力されたとする。すると、信
号ＫＲはトランスファゲート３ａ〜３ｈを開成すると共
に、ナントゲート６から″０″信号が出力されるため、
トランスファゲート９ａ〜９Ｃは閉成され、また、トラ
ンスファゲート８ａ〜８Ｃは開成される。さらに、イン
バータ７の出力″１″信号はノア回路１０を介してアン
トゲ−）２ａ〜２ｄへ″０″信号を供給してキーデータ
の入力を禁止し、またノア回路１１．１２を介して夫々
対応したノア回路１７．１８へ“０′信号を供給してい
る。而して、信号ｒ巧４＝１の時はノア回路１７．１８
の出力は６０”となるため、ＲＡＭＩは読み出し状態に
指定され、アドレスカウンタ２０の計数値で指定された
記憶領域内のキーデータが読み出され、トランスフアゲ
−）３ａ〜３ ｈ ％さらにデータバスＤＢを介してＣ
ＰＵへと送出される。次に、信号ｐがＯ”へ変わると、
ノア回路１７．１８の出力は１”となり、この結果、Ｒ
ＡＭＩは書き込み状態へ指定される。すると、アドレス
カウンタ２０の計数値によって指定されるＲＡＭＩの記
憶領域へアンドゲート２ａ〜２ａを介してｌｏ ＯＯＯ
Ｊのキーデータが書き込まれ、この結果、この記憶領域
内のキーデータは消去される０次に１信号ｔ２５’１
めげ１′になるとノア回路１７．１８の出力は０”とな
り、この際、アドレスカウンタ２１０Ｉの計数値はナン
トゲート２６、−数回路２５、不一致回路２７、ノア回
路２２〜２４を介し、＋１更新されて入力される計数デ
ータを書き込む。
力部においてキー操作が行なわれて無い状態において前
記ＣＰＵから信号ＫＲが出力されたとする。すると、信
号ＫＲはトランスファゲート３ａ〜３ｈを開成すると共
に、ナントゲート６から″０″信号が出力されるため、
トランスファゲート９ａ〜９Ｃは閉成され、また、トラ
ンスファゲート８ａ〜８Ｃは開成される。さらに、イン
バータ７の出力″１″信号はノア回路１０を介してアン
トゲ−）２ａ〜２ｄへ″０″信号を供給してキーデータ
の入力を禁止し、またノア回路１１．１２を介して夫々
対応したノア回路１７．１８へ“０′信号を供給してい
る。而して、信号ｒ巧４＝１の時はノア回路１７．１８
の出力は６０”となるため、ＲＡＭＩは読み出し状態に
指定され、アドレスカウンタ２０の計数値で指定された
記憶領域内のキーデータが読み出され、トランスフアゲ
−）３ａ〜３ ｈ ％さらにデータバスＤＢを介してＣ
ＰＵへと送出される。次に、信号ｐがＯ”へ変わると、
ノア回路１７．１８の出力は１”となり、この結果、Ｒ
ＡＭＩは書き込み状態へ指定される。すると、アドレス
カウンタ２０の計数値によって指定されるＲＡＭＩの記
憶領域へアンドゲート２ａ〜２ａを介してｌｏ ＯＯＯ
Ｊのキーデータが書き込まれ、この結果、この記憶領域
内のキーデータは消去される０次に１信号ｔ２５’１
めげ１′になるとノア回路１７．１８の出力は０”とな
り、この際、アドレスカウンタ２１０Ｉの計数値はナン
トゲート２６、−数回路２５、不一致回路２７、ノア回
路２２〜２４を介し、＋１更新されて入力される計数デ
ータを書き込む。
これと同時に、信号ＫＲの出力は停止し、前記ＣＰＵに
おいて入力されたキーデータの処理後、再び信号ＫＰが
出力され、前述の動作が繰り返えされる。
おいて入力されたキーデータの処理後、再び信号ＫＰが
出力され、前述の動作が繰り返えされる。
次に、前記入力部のキーが操作されたとすると、信号Ｋ
Ｏがインバータ１３、アンドゲート１４に入力され、こ
の結果、アンドゲート６から″１″信号が出力され、ト
ランスフアゲ−）９ａ〜９′Ｆ３が開成される。このと
き、アンドゲート１４から０”信号が出力されているか
ら、ノア回路１１．１７を夫々介して″′０″信号がＲ
ＡＭＩを読み出し状態に指定している。この読出状態に
おいて、アドレスカウンタ２１の計数値によって指定さ
れるＲＡＭＩの記憶領域の内容が読み出される。この記
憶領域にキーデータが記憶されている場合はノア回路４
から″′０″信号が出力されるから、アンドゲート１４
には″０″信号が入力され、この結果、ＲＡＭ１は読み
出し状態に指定され続け、ＲＡＭＩの全記憶領域に前回
までのキーデータが既に記憶されているとみなされ、Ｒ
ＡＭＩへのキーデータの書き込みは禁止される。また、
前記記憶領域にキーデータの記憶が無い場合は、ノア回
路４から″１″信号が出力され、信号ｔ１９６ｔのタイ
キングでフリップフロップ１５からアンドゲート１４へ
６１″信号が入力される。この結果、アンドゲート１４
から”１′信号が出力されてノア回路１１．１６に入力
され、ノア回路１７．１９にＷ Ｏ１１信号を出力する
。続いて、信号ｔ２０Ｉが″１″状態から″０″状態へ
移行すると、ノア回路１７．１９から”１”信号が出力
され、ＲＡＭ１は書き込み状態へ指定される。すると、
アドレスカウンタ２１によって指定されるＲＡＭＩの記
憶領域へ、現在操作されているキーと対応するキーデー
タが書き込まれる。この後、信号ｔ２ｇが０”状態から
″１″状態へと移行し、このときアドレスカウンタ２１
に入力される信号が１”から０″へと移行する際、アド
レスカウンタ２１はインクリメントされ、これと同時に
信号ＫＯの出力は停止する。このように、信号ＫＯが出
力された際＼アドレスカウンタ２１によって指賞された
ＲＡＭＩの記憶領域にキーデータの記憶が無い場合、そ
の記憶領域に新たなキーデータが書含込まれる。
Ｏがインバータ１３、アンドゲート１４に入力され、こ
の結果、アンドゲート６から″１″信号が出力され、ト
ランスフアゲ−）９ａ〜９′Ｆ３が開成される。このと
き、アンドゲート１４から０”信号が出力されているか
ら、ノア回路１１．１７を夫々介して″′０″信号がＲ
ＡＭＩを読み出し状態に指定している。この読出状態に
おいて、アドレスカウンタ２１の計数値によって指定さ
れるＲＡＭＩの記憶領域の内容が読み出される。この記
憶領域にキーデータが記憶されている場合はノア回路４
から″′０″信号が出力されるから、アンドゲート１４
には″０″信号が入力され、この結果、ＲＡＭ１は読み
出し状態に指定され続け、ＲＡＭＩの全記憶領域に前回
までのキーデータが既に記憶されているとみなされ、Ｒ
ＡＭＩへのキーデータの書き込みは禁止される。また、
前記記憶領域にキーデータの記憶が無い場合は、ノア回
路４から″１″信号が出力され、信号ｔ１９６ｔのタイ
キングでフリップフロップ１５からアンドゲート１４へ
６１″信号が入力される。この結果、アンドゲート１４
から”１′信号が出力されてノア回路１１．１６に入力
され、ノア回路１７．１９にＷ Ｏ１１信号を出力する
。続いて、信号ｔ２０Ｉが″１″状態から″０″状態へ
移行すると、ノア回路１７．１９から”１”信号が出力
され、ＲＡＭ１は書き込み状態へ指定される。すると、
アドレスカウンタ２１によって指定されるＲＡＭＩの記
憶領域へ、現在操作されているキーと対応するキーデー
タが書き込まれる。この後、信号ｔ２ｇが０”状態から
″１″状態へと移行し、このときアドレスカウンタ２１
に入力される信号が１”から０″へと移行する際、アド
レスカウンタ２１はインクリメントされ、これと同時に
信号ＫＯの出力は停止する。このように、信号ＫＯが出
力された際＼アドレスカウンタ２１によって指賞された
ＲＡＭＩの記憶領域にキーデータの記憶が無い場合、そ
の記憶領域に新たなキーデータが書含込まれる。
また、信号ＫＲ，ＫＯが重複して出力された場合は、ト
ランスファゲート３ａ〜３ｈは開成すると共に、アンド
ゲート６から１”信号が出力され、トランスフアゲ−）
８ａ〜８ｃが開成して前述の信号ＫＯの出力時と同一の
動作が行なわれ、キーデータの書き込み動作が優先され
る。
ランスファゲート３ａ〜３ｈは開成すると共に、アンド
ゲート６から１”信号が出力され、トランスフアゲ−）
８ａ〜８ｃが開成して前述の信号ＫＯの出力時と同一の
動作が行なわれ、キーデータの書き込み動作が優先され
る。
また、前記ＣＰＵから信号ＫＢＣが出力されるとノア回
路１０を介してアンドゲート２ａ〜２ｄへ入力される。
路１０を介してアンドゲート２ａ〜２ｄへ入力される。
これと同時に信号ＫＢＣはノア回路１１．１２．１６を
夫々介し、ノア回路１７．１８．１９に′０”信号を出
力する。このとき、信号ＫＢＣの出力中は前記ＣＰＵか
ら信号ＫＲの出力は無いからアンドゲート６から１°”
信号が出力され、トランスフアゲ−）９ａ〜９ｃが開成
される。この結果、アドレスカウンタ２１゛によって指
定されるＲＡＩＶＩＩの記憶領域へキーデータ「０．０
．０．ＯＪが書き込まれ、その記憶領域の内容は消去さ
れる。そして、信号ｎ１が出力される都度、アドレスカ
ウンタ２１は、インクリメントされるから、信号ＫＢＣ
が出力されてから８発目の信号ｔ２０１が出力されると
、ＲＡＭ１の８個の記憶領域の内容はすべて消去される
。この８発目の信号π１の出力と同時に前記ＣＰＵから
信号ＫＢＣＥが出力され、ノア回路２２．２３．２４を
介し”０′信号がアドレスカウンタ２０．２１に夫々印
加される。そして、信号ＫＢＣの出力の停止ど同時にア
ドレスカウンタ２０．２１に印加された”０”信号が書
き込まれ、各カウンタはリセットされる。また、信号Ｋ
ＢＣと信号ＫＯが重複して出力された場合には信号ＫＢ
Ｃの動作が優先して行なわれる。
夫々介し、ノア回路１７．１８．１９に′０”信号を出
力する。このとき、信号ＫＢＣの出力中は前記ＣＰＵか
ら信号ＫＲの出力は無いからアンドゲート６から１°”
信号が出力され、トランスフアゲ−）９ａ〜９ｃが開成
される。この結果、アドレスカウンタ２１゛によって指
定されるＲＡＩＶＩＩの記憶領域へキーデータ「０．０
．０．ＯＪが書き込まれ、その記憶領域の内容は消去さ
れる。そして、信号ｎ１が出力される都度、アドレスカ
ウンタ２１は、インクリメントされるから、信号ＫＢＣ
が出力されてから８発目の信号ｔ２０１が出力されると
、ＲＡＭ１の８個の記憶領域の内容はすべて消去される
。この８発目の信号π１の出力と同時に前記ＣＰＵから
信号ＫＢＣＥが出力され、ノア回路２２．２３．２４を
介し”０′信号がアドレスカウンタ２０．２１に夫々印
加される。そして、信号ＫＢＣの出力の停止ど同時にア
ドレスカウンタ２０．２１に印加された”０”信号が書
き込まれ、各カウンタはリセットされる。また、信号Ｋ
ＢＣと信号ＫＯが重複して出力された場合には信号ＫＢ
Ｃの動作が優先して行なわれる。
以上説明したようにこの発明によれば、キーが操作され
た際、次にキーデータを書き込む記憶領域のアドレスを
指定するアドレスデータを記憶する第１のアドレス記憶
回路によって指定された記憶領域内にキーデータが記憶
されて無い場合、この記憶領域へ前記操作キーに対応す
るキーデータを書き込むと共に前記第１のアドレス記憶
回路内のアドレスデータの更新を行い、キーデータの読
出命令時に、次にキーデータを読み出す記憶領域のアド
レスを指定するアドレスデータを記憶する第２のアドレ
ス記憶回路によって指定された記憶領袢内のキーデータ
を読みφしてそのキーデータを消去すると共に、前記第
２のアドレス指定手段のアドレスを更新するようにした
から、キーデータの書き込み、読み出しを簡単なタイミ
ング制御で行うことができる。したがって、従来のシフ
トレジスタを使用したタイミング制御と比較して、回路
構成が簡略化できる利点がある。
た際、次にキーデータを書き込む記憶領域のアドレスを
指定するアドレスデータを記憶する第１のアドレス記憶
回路によって指定された記憶領域内にキーデータが記憶
されて無い場合、この記憶領域へ前記操作キーに対応す
るキーデータを書き込むと共に前記第１のアドレス記憶
回路内のアドレスデータの更新を行い、キーデータの読
出命令時に、次にキーデータを読み出す記憶領域のアド
レスを指定するアドレスデータを記憶する第２のアドレ
ス記憶回路によって指定された記憶領袢内のキーデータ
を読みφしてそのキーデータを消去すると共に、前記第
２のアドレス指定手段のアドレスを更新するようにした
から、キーデータの書き込み、読み出しを簡単なタイミ
ング制御で行うことができる。したがって、従来のシフ
トレジスタを使用したタイミング制御と比較して、回路
構成が簡略化できる利点がある。
図はこの発明の一実施例を示す回路構成図である。
ｌ・・・・・・ＲＡＭ Ｘ４・・・・・・ノア回路、２
０．２１・・・・・・各アドレスカウンタ、２５・・・
・・・一致ｌ１ＩＥｌ ８．２７・・・・・・不一致回
路。
０．２１・・・・・・各アドレスカウンタ、２５・・・
・・・一致ｌ１ＩＥｌ ８．２７・・・・・・不一致回
路。
Claims (1)
- 各種キー操作によって入力されるキーデータが記憶され
る記憶領域を複数有するキーデータ記憶 ；回路と、こ
のキーデータ記憶回路内の１つの記憶領域を指定するア
ドレスデータを記憶する第１及び第２のアドレス記憶回
路と、前記キーの操作時に前記第１のアドレス記憶回路
内のアドレスデータで指定される前記記憶領域内のキー
データの有無を検出する検出回路と、キーデータの記憶
無しと検出された際に、前記指定された記憶領域に前記
操作キーに対応するキーデータを書き込む書込回路と、
前記キーデータ記憶回路内のデータ読出命令時に前記第
２のアドレス記憶回路内のアドレスデータで指定される
記憶領域内のキーデータを読み出す読出回路と、この読
み出しの後に読み出来する消去回路と、前記書込回路に
よるキーデータの書き込みの後に前記第１のアドレス記
憶回路内のアドレスデータを更新し、また前記消去回路
によるキーデータの消去の後に前記第２のアドレス記憶
回路内のアドレスデータを更新するアドレス更新回路と
を備えてなるキー人力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215536A JPS59106028A (ja) | 1982-12-10 | 1982-12-10 | キ−入力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215536A JPS59106028A (ja) | 1982-12-10 | 1982-12-10 | キ−入力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106028A true JPS59106028A (ja) | 1984-06-19 |
Family
ID=16674050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215536A Pending JPS59106028A (ja) | 1982-12-10 | 1982-12-10 | キ−入力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361029U (ja) * | 1986-10-03 | 1988-04-22 |
-
1982
- 1982-12-10 JP JP57215536A patent/JPS59106028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361029U (ja) * | 1986-10-03 | 1988-04-22 |
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