SU1603395A1 - Процессор матричной вычислительной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в составе специализированных быстродействующих вычислительных систем обработки изображений. Цель изобретени  - увеличение быстродействи . Поставленна  цель достигаетс  тем, что процессор матричной вычислительной структуры содержит дешифратор 1, регистр 2 входа-выхода, регистр 3 первого операнда, регистр 4 второго операнда, триггер 5 переноса, блок 6 оперативной пам ти, первый и второй блоки 7 и 8 управлени , распределитель 9 импульсов, арифметико-логический блок 10, триггер 11 переполнени , триггер 12 Флага активности, триггер 13 маски, триггер 14 загрузки, с первого по третий элементы 2 И-ИЛИ 15-17, элемент ИЛИ 18, коммутатор 19, магистральный элемент 20. 3 ил.

Description

3

Изобретение откоситс  к вычислительной технике и может быть исполь зовано в составе спе1Ц1ализированных быстродействующих вычиспительных сис тем обработки изображений.

Цель изобретени  - повышение быстродействи  .

На фиг. 1 представлена схема процессора; на фиг. 2 - схема первого блока управлени ; на фиг. 3 - схема второго блока управлени .

Процессор содержит дешифратор 1, регистр 2 входа-выхода, регистр 3 певого операнда,, регистр 4 второго one ранда, триггер 5 переноса, блок 6 оп ративной пам ти, первьй 7 и второй 8 блоки, управлени , распределитель 9 импульсов, арифметико-логический бло 10, триггер 11 переполнени , триггер 12. флага активности, триггер 13 маски триггер 14 загрузки, первьй элемент 2И-ИПИ 15J второй элемент 2И-ИПИ 16, третий Элемент 2И-ИЛИ 17, элемент ШШ 18, коммутатор 19, магистральный элемент 20, вход-выход 21 признака, информахщонный выход 22, выход 23 первого операнда, выход 24 второго операнда , адресный вход 25, вход 26 кода операции, первый информационньш вход 27, тактовый вход 28, со второго по п тый информационные входы 29-32 процессора . Первый блок управлени  содер жит с первого по двадцать третий элементы И 33-55, с первого по двенадцатый элементы ИЛИ 56-67, с первого по третий элементы 2И-ИЛИ 68-70, второй блок управлени  содержит триггер 71, с первого по третий элементы ИЛИ 72- 74, элемент И 75 и элемент 2И-ИЛИ 76

Устройство работает следующим образом .

Микрокоманда, поступающа  на дешифратор 1 через входы 26, разбита на п ть полей и обеспечивает па:раллель- ное выполнение п ти операций в пррцес -соре

Первое поле управл ет работой ре- гистра 2 входа-выхода, второе и третье - работой регистров 3 и 4 и триггеров переполнени  11, флага активное ти 12 и маски 13, четвертое - работой триггеров переноса 5 и.загрузки 14, п тое - работой блока 6 оперативной пам ти Загрузка процессора информа- 1щей выполн етс  одновременно с обработкой информации.

Триггеры флага активности 12 и маски 13 позвол ют блокировать вьшолне

20

|Q

5 5

5

0

5

0

ние операцией в процессоре. Кпокиров- ка выполнени  микрокоманд происходит единичными сигналами с выходов триггеров флага активности 12 и маски 13, которые, поступа  на входы элемента ИЛИ 18, формируют на его выходе сигнал блокировки. Этот сигнал запрещает формирование сигналов, позвол ющих выполнить в процессоре соответствующую микрокоманду.

Выполнение одной микрокоманды осуществл етс  за два периода импульсов тактовой частоты, поступающих на вход 28 тактовой частоты. Распределитель 9 импульсов из последовательности импульсов тактовой частоты формирует последовательность сигналов : ТИ1 - на врем  длительности первого полупериода , ТИ2 - на врем  длительности вто- второго полупериода, ТИЗ - на врем  длительности третьего полупериода, которые синхронизируют работу процессора , поступа  на блоки 7 и 8 управлени  и триггер 14 загрузки.

Триггер 14 загрузки позвол ет про изводить загрузку информации, поступающей через вход 27 в процессор, не прекраща  ее обработку. Установка триггера 14 загрузки в режим загрузки осуществл етс  по сигналу, приход щему с соответствующего выхода дещифра- тора 1 на вход триггера 14 загрузки, который формируетс  дешифратором 1 при расшифровке им микрокоманды приема информации с входа 27 в регистр 2 входа-выхода , простробированному импульсом ТИ1, который поступает с соответствующего выхода распределител  9 импульсов или по сигналу, который формируетс  дешифратором 1 при расшифровке им микрокоманды записи информации (едигшцы) из блока 6 пам ти в триггер 14 загрузки, простробированному импульсом ТИЗ .

Так как прием информации осуществл етс  обычно с экрана по строкам, то и в матрицу процессоров системы ин- формаци  загружаетс  по строкам или по столбцам. Таким образом, устанавлива  в 1 триггеры загрузки необходимой строки (столбца), осуществл етс  запись информации в процессоры системы, т.е. происходит загрузка матрицы. Наличие триггера 14 загрузки позвол ет существенно сократить объем буфера дл  промежуточного хранени  информации , поступающей с экрана, так как в

этом случае необходим 6yi|jep не на весь экран, а только на одну строку.

Сброс режима загрузки осуществл етс  по микрокоманде записи информации из блока 6 в триггер 14 загрузки в случае, если в триггер 14 записываетс  ноль.

Регистр 2 входа-выхода служит дл  преобразовани  последовательной ин- формадии, поступающей через вход 27, в параллельную и передачи ее на вькод 22. Регистр 2 входа-выхода осуществл ет прием входной информации, прием информации с регистра 3 первого операнда , прием информации из блока 6.

Прием последовательной информации, поступающей через вход 27 в регистр 2 входа-выхода, осуществл етс  по соответствующей микрокоманде. По этой микрокоманде дешифратор 1 вырабатывает сигнал, устанавливающий триггер 14 загрузки в режим загрузки. Единичный сигнал с выхода триггера 14 загрузки поступает на второй вход элемента И 36 и на первый вход элемента И 42. На первый вход элемента И 36 поступает сигнал ТИ1, а на второй вход элемента И 42 - сигнал ТИ2, который вьфабатываетс  распределителем 9 импульсов. С выхода элемента И 42 сигнал поступает на один из входов элемента ИЛИ 56. В результате этого на выходах элементов И 36 и ИЛИ 56 формируютс  импульсы, которые поступают на регистр 2 входа-выхода и осуществл ют запись в него информации, приход щей с входа 27. ;

Во врем  выполнени  микрокоманды приема входной информации в регистр 2 входа-выхода осуществл етс  выдача информации, содержащейс  в младшем разр де этого регистра, с его в ыхода на третий вход элемента 2И-ИЛИ 15. На первый вход элемента 2И-ИПИ 15 поступает единичный сигнал с соответствующего выхода дешифратора 1, который показывает, что вьшолн етс  микрокоманда приема входной информации, и разрещает прохождение содержимого мпадшего разр да регистра 2 входа-выхода через элемент 2И-ИПИ 15 на вькод 22 процессора.

В процессоре предусмотрена микрокоманда , котора  позвол ет осуществл ть передачу информации, поступающей через вход 27 на выход 22, мину  регистр 2 входа-выхода. Во врем  ее выполнени  информаци  с входа 27

.

i

603395

поступает на второй вход элемента 2И-1 1Ш 1 15, а на четвертый его вход поступает единичный сигнал соответствующего выхода дешифратора 1 и разрешает прохождение информации с выхода элемента 2И-ШЫ 15 на выход 22 процессора .

Вьшолнение микрокоманд обнулени  содержимого регистра 2 входа-выхода осуществл етс  только в режиме загрузки . С выхода триггера 14 загрузки единичный сигнал проходит на третий вход элемента И 34. На два других входа этого элемента поступают сигнал с де-

10

15

20

25

30

35

40

45

50

55

шифратора 1 , показываюш й, что выполн етс  микрокоманда обнулени  регистра 2 входа-выхода и сигнал ТИ1 с распределител  9 импульсов. На выходе элемента И 34 формируетс  сигнал, который , поступа  на регистр 2 входа-выхода , осуществл ет его обнуление.

Запись информации, содержащейс  в регистре 3 первого опера ща или в блоке 6, в регистр 2 входа-выхода происходит при выполнении процессором соот- ветствую1цих микрокоманд. Дешифратор 1 расшифровывает код одной из этих макрокоманд и вырабатывает единичньй сигнал , поступающий на второй вход второго элемента И элемента 2И-ИШ{ 68 элемента при осуществлении переписи информации в регистр 2 входа-выхода из регистра 3 первого операнда, или единичньй сигнал, поступающий на второй вход первого элемента И элемента 2И-ИЛИ 68 при осуществлении записи информации в регистр 2 входа-выхода из блока 6. На первые входы первого и второго элементов И элемента 2И-ИЛИ 68 поступают стробирующ е импульсы ТИЗ и ТИ2 соответственно, вырабатываемые распределителем 9 импульсов, а на третий вход первого элемента И элемента 2И-ШШ 68 поступает единичный -сигнал выборки с выхода элемента 2И-ИЛИ 76. Сформировавшиес  единичные сигналы с выхода элемента 2И-ИЛИ 68 поступают на вход элемента И- 33. Если на его инверсном входе находитс  нулевой уровень (выполнение этих микрокоманд не замаскировано), то с выхода элемента И 33 единичный сигнал поступает на второй вход элемента ИЛИ 56, ас его выхода - регистр 2 входа-выхода, осуществл   запись с него информации. Регистр 3 первого операнда служит дл  преобразовани  последовательной информации, поступающей через входы

29, 30 или через вход-выход 21, в параллельную и передачи ее на выход 23 первого операнда или на вход-выход 21

По соответствующим микрокомандам в регистре 3 первого операнда может быть выполнен сдвиг его содержимого вправо (в сторону младших разр дов) или влево (в сторону старших разр дов с занесением содержимого вьщвигаемого разр да в триггер 11 переполнени , а также может быть записана единица в младший разр д регистра 3 первого операнда .

Прием информации в регистр 3 пер- вого операнда с входов 29 и 30 и входа-выхода 21 осуществл етс  по микрокоманд аме

Информаци  с входов 29 и 30 поступает на второй и третий входы элемента 2И-ИЛИ 16. На первый и четвертый входы этого элемента поступают единичные сигналы с соответствующих выха дов дешифратора 1, которые показывают Что выполн етс  одна из микрокоманд приема информации в регистр 3 первого операнда с входов 29 и 30 и разрешают прохождение информации с одного из этих входов через элемент 2И-ШШ 16 на вход регистра 3 первого операнда.

При выполнении микрокоманды записи информации, поступающей через вход- выход 21 на магистральный элемент 20, в регистр 3 первого операнда дешифратор 1 вырабатывает единичньй сигнал, который разрешает прохождение информации с его выхода на вход регистра 3 первого операнда.

Запись информации в регистр 3 первого операнда вьтолн етс  в два этапа Сначала по импульсу ТИ1 с распределител  9 импульсов, информаци  записываетс  во вспомогательный регистр, а затем по импульсу ТИ2 с распределител  9 импульсов - в основной. Единич- ный сигнал с дешифратора 1, определ ющий , что выполн етс  одна из этих микрокоманд, поступает на первый, второй или четвертый вход элемента ИЛИ 61, формиру  при наличии импульса ТИ1 и отсутствии маскировани  через элемент И 3/ сигнал записи во вспомогательный регистр, а при наличии сигнала ТИ2 и отсутствии маскировани  через элементы ИЛИ 60, 2И-ИЛИ 70 и И 43 - сигнал записи информации в основной регистр 3 первого операнда.

При вьшолнении операхщй сдвига и записи единицы в младший разр д ре

Q 5

0 5 0

5

о 5 .

5

гистра 3 первого операнда дешифратор

1вырабатывает единичные сигналы, которые поступают на третий, п тый и шестой входы элемента ИЛИ 61 в зависимости от кода выполн емой микрокоманды . С е го выхода единичньй сигнал приходит на третий вход элемента

ИЛИ 60 и на второй вход элемента И 37. Далее сигналы, позвол ющие выполнить с одну из этих микрокоманд, формируютс  аналогично рассмотренным вьш1е.

Микрокоманды записи в регистр 3 пер- первого операнда информации из блока 6, из регистров 2 - и 4 выполн ютс  следующим образом. Дешифратор 1 выра-. батывает единичные сигналы, которые поступают на второй вход первого элемента И элемента 2И-ИЛИ 70 при выполнении операции записи информации из блока 6 или.на первый или второй входы элемента ИЛИ 60 при выполнении операций записи информации из регистров

2или 4 соответственно в регистр 3 первого операнда.

Регистр 4 второго операнда служит дл  преобразовани  последовательной информации, поступающей через входы 32 или 31, в параллельную и передачи ее на вход 24 второго операнда. Регистр 4 второго операнд а осуществл ет приём информации, поступающей через входы 32 или 31, прием информации с регистров 2 и 3 и прием информации из блока 6.

По соответствующим микрокомандам в регистре 4 второго операнда может быть выполнен сдвиг его содержимого вправо (в сторону младших разр дов) или влево (в сторону старших разр дов) с занесением (без занесени ) содержимого выдвигаемого разр да в триггер 11 переполнени , а также может быть записана единица в младший разр д регистра 4 второго операнда.

Информаци  с входов 32 и 31 поступает на второй и третий входы элемента 2И-И11И 17. На первый и четвер-. тый входы этого элемента поступают единичные сигналы с соответствуюпдах выходов дешифратора 1, которые показывают , что выполн етс  одна из микрокоманд приема информации в регистр 4 второго операнда с входов 32, 31, и разрешают прохождение информации с одного из ;этих входов на вхор регистра 4 второго операнда.

Единичный сигнал с дешифратора 1 поступает на первый или второй входы

элемента ИЛИ 63, формиру  сигнал записи во вспомогательный регистр, а при наличии ТИ2 и отсутствии маскиро вани  - сигнал записи информации в основной регистр.

При выполнении операций сдвига и записи единицы в мпадший разр д регистра 4 первого операнда дешифратор 1 вырабатывает сигналы, которые поступают на третий, четвертый, п тый и шестой входы элемента ИЛИ 63 в зависимости от кода выполн емой микрокоманды . С его выхода единичньш сигнал приходит на первые входы элементов И 45 и ШШ 62. Далее сигналы, позвол ющие выполнить одну из этих микрокоманд , формируютс  аналогично рассмот- ренньгм вьше.

Микрокоманды записи в регистр 4 второго операнда информации из блока 6, из регистров входа-выхода 2 и первого операнда 3 выполн ютс  следующим образом. Дешифратор 1 вырабатывает единичные сигналы, которые поступают на второй вход первого элемента И элемента 2И-ШШ 69 при выполнении операции записи информации из блока 6 или на второй или третий входы элемента ШШ 62 при выполнении операций записи информации из регистров входа- выхода 2 или первого операнда 3, формирующие сигнал записи в основной регистр информации.

При вьшолнении процессором микрокоманд приема информации в регистр 3 первого операнда с входов 29 или 30 происходит вьщача информации, содержащейс  в младшем разр де регистра 3 первого операнда, на вход коммутатора 19, а затем на выход 23 первого операнда в случае, если выполнение этих микрокоманд не маскируетс  единичным сигналом с выхода элемента ИЛИ 18.

Единичный сигнал с выхода элемента И 52 поступает на коммутатор 19 и разрешает выдачу информации из младшего разр да регистра 3 первого операнда через коммутатор 19 на выход 23 первого операнда.

Если на инверсный вход элемента И 52 поступает единичный сигнал с выхода элемента И1Ш 18, то выполнение микрокоманд записи информации в регистр 3 первого операнда с входа 29 или 30 блокируетс . В этом случае этот единичный сигнал поступает на первый вход элемента И 54, на второй его вход поступает единичный сигнал

5

0

с выхода элемента ШШ 66. В результате на выходе элемента И 54 формируетс  единичный сигнал, который разрешает прохождение информахщи на выход 23 первого операнда с входа 29 или 30 в зависимости от кода поступающей микрокоманды .

Таким образом, если выполнение микрокоманд записи информации в регистр 3 первого операнда маскируетс  в процессоре , то информаци  с этих входов в зависимости от кода -выполн емой мик рокоманды поступает на выход 23 первого операнда без занесени  ее в регистр 3 первого операнда.

При выполнении процессором микрокоманд приема информации в регистр 4 второго операнда с входов 32 или 31 происходит выдача информации, содержащейс  в младшем разр де регистра 4 второго операнда на информационный вход коммутатора 19, а затем на выход 24 второго операнда в случае, если

вьшолнение этих микрокоманд не маски- . руетс  единичным сигналом с выхода элемента ИЛИ 18.

Единичный сигнал с выхода элемента И 53 поступает на коммутатор19 и разрешает выдачу информации из младшего разр да регистра 4 второго операнда через коммутатор 19 на выход 24 второго операнда.

Если на инверсньш вход элемента И 53 поступает единичньй сигнал с выхода элемента ИЛИ 18, то выполнение микрокоманд записи информации в регистр 4 второго операнда с входов 32 или 31 блокируетс . В этом случае единичный сигнал поступает на первый вход элемента И 55, на второй его вход поступает единичный сигнал с выхода элемента ИЛИ 6.7. В результате на выходе элемента И 55 формируетс  единичный сигнал, который поступает на коммутатор 19, разреша  прохождение информации на выход 24 второго операнда с входов 32 или 31 (в зависимости от кода поступающей микрокоманды).

Таютм образом, если выполнение микрокоманд записи информации в регистр 4 второго операнда маскируетс  в процессоре , то информаци  с этих входов в зависимости от кода выполн емой микрокоманды поступает на выход 24 второго операнда без занесени  ее в регистр 4 второго операнда.

Обнуление регистров 3 и 4 выполн етс  по микрокомандам. Дешифратор 1

10

111603395

при расгаифровке кодов.этих микрокоманд вырабатывает единичные сигналы, которые .поступают на вторые входы элементов И 38 при обнулении регистров 3 первого операнда и И 39 при обнулении регистра 4 второго операнда. На первые входы этих элементов поступают импуль сы ТИ1, вырабатываемые распределите -: лем 9 импульсов. Если на инверсные входы элементов И 38 и 39 поступает нулевой сигнал с выхода элемента ИЛИ 18, то на выходах элементов И 38 и 39 формируютс  единичные сигналы, которые постзшают на регистры 3 и 4 и производ т обнуление этих регистров

Арифметико-логический блок 10 выполн ет следуюнще операции над 4-разр дными операндами: логическое сложение , логическое умножение, сложение, вычитание, суммирование по mod 2, инверси . Выполнение этих опера1щй над 4-разр дными операндами, поступающими на арифметико-логический блок 10, осуществл етс  в нем посто нно, а резуль-25 нал с триггера 71, длительность кото- тат вьшолнени  одной из этих операций рого определ етс  интервалом между пе- записьшаетс  в блок 6 только при нали- редними фронтами импупьсов ТИ2 и ТИ1 чин соответствующей микрокомандыо вырабатываемыми распределителем 9 имБлок 6 оперативной пам ти предназначен дл  хранени  информации, посту- зс пающей с регистров 2 и 3

При выполнении одной из микрокоманд чтени  информа1щи из блока 6 дешифратор 1 в зависимости от кода микрокоманды вырабатывает сигнал, который поступает на один из п ти входов элемента ИЛИ 73. С его выхода этот сигнал поступает на вход элемента ИЛИ 72, а с его выхода единичным сигналом - на соответствующий вход блока 6.

Элемент 2И-ИЛИ 76 формирует сигнал выборки, который разрешает обращение к блоку 6 при выполнении микрокоманд 15 записи или чтени  информации в (из) блок 6. На первые входы первого и второго элементов И элемента 2И-ИЛИ 72 поступают единичные сигналы с выходов элементов ИЛИ 73 и 74 соответственно, определ ю1цие, что выполн етс  одна из микрокоманд чтени  .или записи информации из (в) блока 6. На вторые входы первого и второго элементов И элемента 2И-ИЛИ 76 поступает единичный сиг20

с регистров 2 и 3 и с арифметико-логического блока 10, а также содержимого триггеров 5 и 14. Передача информада1и из блока 6 может происходить во все регистры процессора и триггеры 13 и 14 по соответствую1Щ1м микрокомандам.

В процессоре вьшолн ютс  семь микрокоманд записи информации в блок 6 оперативной пам ти: результат логического сложени , результат суммировани  по mod 2, результат логического умножени , результат суммы (раз- ности) и п ть микрокоманд чтени  информации из блока 6: в регистр 2 входа-выхода , в регистр) 3 первого операнда , в регистр 4 второго операнда, в триггер 13 маски и триггер 14 загрузки .

При выполнении одной из микрокоманд записи информации в блок 6 дешифратор 1 в зависимости от кода микрокоманды вырабатывает единичньш сигнал , который поступает на один из восьми входов элемента ЮШ 74 С его выхода этот сигнал поступает на ин- версньй вход элемента ИЛИ 72, а с его выхода, нулевым сигналом на соответст- .вующий вход блока 6,

35

пупьсов и поступающими на S- и R-входы триггера соответственно. На инверсный вход первого элемента и эле- элемента 2И-ИЛИ 76 поступает сигнал с выхода элемента И1Ш 18. Если он нуле-, вой, формируетс  единичный сигнал выборки , поступающий на соответствующий вход блока 6, и, следовательно, вы45

полн етс  операци  чтени  информации из блока 6. Если на выходе элемента ИЛИ 18 сформировалс  единичный сигнал,

д то он, приход  на инверсный вход первого элемента И элемента 2И-ИЛИ 76, запрещает формирование сигнала выборки и чтение информа1щи из блока 6 не происходит.

Сигнал с выхода элемента ИЛИ 18 приходит также на первый вход элемента И 75, на инверсньй его вход приходит сигнал с выхода триггера 14 загрузки . Если на выходе триггера 14

5Q загрузки сформировалс  нулевой уровень (нет режима-загрузки), то единичный сигнал с выхода элемента ИЛИ 18 проходит на выход элемента И 75 и на инверсный вход второго элемента И эле- мента 2И-ИЛИ 76, запретив тем самым формирование сигнала выборки на выхо да элемента 2И-ИЛИ 76 и, следовательно , вьшолнение операций записи информации в блок 6. Если на выхоо эле0

5 нал с триггера 71, длительность кото- рого определ етс  интервалом между пе- редними фронтами импупьсов ТИ2 и ТИ1 вырабатываемыми распределителем 9 имПри выполнении одной из микрокоманд чтени  информа1щи из блока 6 дешифратор 1 в зависимости от кода микрокоманды вырабатывает сигнал, который поступает на один из п ти входов элемента ИЛИ 73. С его выхода этот сигнал поступает на вход элемента ИЛИ 72, а с его выхода единичным сигналом - на соответствующий вход блока 6.

Элемент 2И-ИЛИ 76 формирует сигнал выборки, который разрешает обращение к блоку 6 при выполнении микрокоманд 5 записи или чтени  информации в (из) блок 6. На первые входы первого и второго элементов И элемента 2И-ИЛИ 72 поступают единичные сигналы с выходов элементов ИЛИ 73 и 74 соответственно, определ ю1цие, что выполн етс  одна из микрокоманд чтени  .или записи информации из (в) блока 6. На вторые входы первого и второго элементов И элемента 2И-ИЛИ 76 поступает единичный сиг0

с

5

пупьсов и поступающими на S- и R-входы триггера соответственно. На инверсный вход первого элемента и эле- элемента 2И-ИЛИ 76 поступает сигнал с выхода элемента И1Ш 18. Если он нуле-, вой, формируетс  единичный сигнал выборки , поступающий на соответствующий вход блока 6, и, следовательно, вы5

полн етс  операци  чтени  информации из блока 6. Если на выходе элемента ИЛИ 18 сформировалс  единичный сигнал,

то он, приход  на инверсный вход первого элемента И элемента 2И-ИЛИ 76, запрещает формирование сигнала выборки и чтение информа1щи из блока 6 не происходит.

Сигнал с выхода элемента ИЛИ 18 приходит также на первый вход элемента И 75, на инверсньй его вход приходит сигнал с выхода триггера 14 загрузки . Если на выходе триггера 14

Q загрузки сформировалс  нулевой уровень (нет режима-загрузки), то единичный сигнал с выхода элемента ИЛИ 18 проходит на выход элемента И 75 и на инверсный вход второго элемента И эле- мента 2И-ИЛИ 76, запретив тем самым формирование сигнала выборки на выхо да элемента 2И-ИЛИ 76 и, следовательно , вьшолнение операций записи информации в блок 6. Если на выхоо эле10

20

25

мента ИЛИ 18 сформировалс  нулевой , сигнал, то осуществл етс  запись информации в блок 6.

В режиме загрузки на инверсный вход элемента И 75 с вьпсода триггера 14 загрузки поступает единичный уровень, который формирует на выходе элемента И 75 нулевой сигнал. Этот сигнал, пос тупа  с вькода элемента И 75 на инверсный вход второго элемента И элемента 2И-ИЛИ 76, разрешает формирование сигнала выборки на выходе элемента 2И-ИЛИ 76 и, следовательно, выполнение операции записи информации в блок 6.

Триггер 5 переноса служит дл  хранени  значени  переноса (заема), которое возникает при выполнении арифметико-логическим блоком 10 операций сложени  (вычитани ) над 4-разр дны- ми операндами.

Занесение значени  переноса или заема в триггер 5 переноса и записи в него единшд, может быть вьшолнено по соответствующим микрокомандам. Еди- ничньш сигнал, вырабатываемый дешифратором 1 поступает на один из трех входов элемента ИЛИ 65. С выхода элемента ИЛИ 65 единичньш сигнал поступает на второй вход элемента И 47, на первый вход которого поступает сигнал ТИ1, вырабатываемый распределителем 9 импульсов. Если микрокоманда не маскируетс , то на выходе элемента И 47 формируетс  единичный сигнал, ко- торьй постзшает на триггер 5 переноса и осуществл ет запись в него соответствующей информации (переноса, заема или единицы). Сигналы, определ ющие кака  именно информаци  должна быть записана в триггер 5, вырабатываютс  дешифратором 1 при расшифровке кода выполн емой микрокоманды, разреша  прохождение информации на вход триггера 5 переноса.

Обнуление триггера 5 переноса осу- ществл етс  по микрокоманде. Дешифратор 1 при выполнении этой микрокоманды вырабатывает единичньш сигнал, который гл поступает на второй вход элемента И 48,а на второй вход этого элемента приходит сигнал ТИ1, формируемый распределителем 9 импульсов. Если на инверсный вход элемента И 48 приходит нулевой сигнал с выхода элемента ИЛИ 18, разрешающий выполнение микрокоманды

нич уст

зап мых вып зан три

деш одн ние гер 15 оди С е дит вто ТИ имп эле нал ющи ни  эл

30

35

40

45

55

си в

за мы вы не тр

де од ни 11 че вы пе вх фо со та вых вы на ед

ет ем ти

инф щи Си фор гер

обнулени  триггера 5 переноса, то на выходе элемента И 48 формируетс  еди

0

5

л

ничный сигнал, осуществл юпщи его установку в О.

Триггер 11 переполнени  служит дл  записи и хранени  значени  выдвигаемых разр дов из регистров 3 и 4 при выполнении в них операций сдвига с занесением выдвигаемой информации в триггер 11 переполнени .

Единичный сигнал, вырабатываемый дешифратором 1 при расшифровке кода одной из микрокоманд сдвига с занесением выдвигаемой информации в триггер 11 переполнени , поступает на 5 один из четырех входов элемента ИЛИ 59. С его выхода единичный сигнал приходит на первый вход элемента И 49, на второй вход которого поступает сигнал ТИ1, формируемый распределителем 9 импульсов. Если на инверсный вход элемента И 48 приходит нулевой сигнал с выхода элемента ИЛИ 18, разрешающий вьшолнение микрокоманды обнулени  триггера 5 переноса, то на выходе элемента И 48 формируетс  единичный осуществл ющий его установку

0

5

0

5

5

сигнал, в О.

Триггер 11 переполнени  служит дп  записи и хранени  значени  выдвигаемых разр дов из регистров 3 и 4 при выполнении в них операций сдвига с занесением вьщвигаемой информан;ии в триггер 11 переполнени .

Единичный сигнал, вырабатываемый дешифратором 1 при расшифровке кода одной из микрокоманд сдвига с занесением вьщвигаемой информации в триггер 11 переполнени , поступает на один из четырех входов элемента ШШ 59. С его выхода единичный сигнал приходит на первый вход элемента И 49, на второй вход которого поступает сигнал ТИ1, формируемый распределителем 9 импульсов . Если на инверсньш вход элемента И 49 приходит нулевой сигнал с выхода элемента ИЛИ 18, разрешающий выполнение микрокоманды сдвига, то на выходе элемента И 49 формируетс  единичный сигнал, который поступает

триггер переполнени  и осуществл ет запись в него информации, выдвигаемой из регистра 3 или 4 в зависимости от вьшолн емой микрокоманды.

Вьдвигаема  из регистров 3 и 4 информаци  поступает на соответствующие входы триггера 11 переполнени . Сигналы, определ юшие кака  именно информаци  должна быть записана в триггер 11 переполнени , формируютс  де

15 16

шифратором 1 и определ ютс  кодом выполн емой микрокоманды.

По соответствующей микрокоманде в; 1полн етс  перезапись информации, со держащейгс  в триггере 5 переноса в триг гер 11 переполнени . При выполнении этой микрокоманды дешифратор 1 формирует единичный сигнал, который поступает на первый вход элемента И 50, на второй его вход приходит сигнал ТИЗ, формируемый распределителем 9 импульсов . Если на инверсный вход элемента И 50 приходит нулевой сигнал с выхода элемента ШШ 18, разрешающий выполне- ние микрокоманды, то на выходе элемента И 50 формируетс  единичный сигнал , который осуществл ет запись триггера 11 переполнени  информации с выхда триггера 5 переноса.

Если на выходе одного из триггеров 12 и 13 будет единичный сигнал, то этот сигнал блокирует выполнение микрокоманд .

Обработка информации в матрице, построенной на основе процессоров происходит параллельно. При реализации конкретных алгоритмов не все процессоры должны выполн ть поступающие на них микрокоманды. Дл  реализации используетс  триггер 13 маски. Если он установлен в единичное состо ние, то выполнение микрокоманд процессором блокируетс ,

При использовании матрицы процессоров в качестве ассоциативной пам ти необходим триггер 12 флага активности который позвол ет по какому-то ключу ипи признаку устанавливать процессоры в активное или пассивное состо ние. По соответствующим микрокомандам в триггер 12 флага активности записываетс  либо содержимое триггера 5 переноса , либо единица, либо информаци  поступающа  через вход 27,

При выполнении в процессоре микрокоманды записи единицы в триггер 12 флага активности дешифратор 1 вырабатывает единичный сигнал, поступающий на второй вход элемента И 51, На первый вход этого элемента поступает импульс ТИ1, формируемьш распределителем 9 импульсов. Если на инверсном входе элемента И 51 находитс  нулевой сигнал, то на выходе элемента И 51 формируетс  единичньй сигнал, которьй приходит на соответствующий вход триггера 12 флага активности и осуществл ет запись единицы в триггер 12 флага активности.

10

25

.с 20

30

35

40

45

0

5

Запись информации в триггер 12 фла га активности с входа 27 или из триггера 5 переноса осуществл етс  при соответствующей микрокоманде. Единичный .сигнал, вырабатываемый дешифратором 1, поступает на один из входов элемента ИЛИ 64, с выхода которого он приходит на второй вход элемента И 46, на первый вход этого элемента поступает импульс ТИ1, формируемый распределителем 9 импульсов. Если на инверс- ньш вход элемента И 46 постзт1ает нулевой сигнал с выхода элемента ИЛИ 18, разрешаю1ций выполнение этих микроко- манд, то на выходе эпемента И 46 вырабатываетс  единичньй сигнал, разрешающий выполнение микрокоманды записи информации в триггер 12 флага активности с входа 2/ или из триггера 5 переноса.

Выполнение микрокоманды зайиси информации в триггер 13 маски из блока 6 происходит следующим образом. Дешифратор 1 вырабатывает единичный сигнал, поступающий на первый вход элемента И 40, на второй вход которого поступает импульс ТИЗ, формируемый распределителем 9 импульсов, а на третий его вход поступает единичный сигнал выборки, который формируетс  на выходе элемента 2И-ИПИ 76. В результате на выходе элемента И 40 формируетс  единичный сигнал, которьй .поступает на первый вход элемента ИЛИ 57. а с его выхода - на вход триггера 13 маски, осуществл   запись ин- форма1щи в него из блока 6,

Запись содержимого триггера 11 переполнени  в триггер 13 маски происходит по микрокоманде, ,во врем  которой дешифратор 1 вырабатьшает единичный сигнал, который поступает на первый вход элемента И 41, на второй вход этого элемента поступает сигнал ТИ2, формируемьй распределителем 9 импульсов, С выхода элемента И 41 единичный сигнал приходит на третий вход элемента ИЛИ 57, с выхода которого он поступает на вход триггера 13 маски, осухцествл   Запись в него информации из триггера 11 переполнени . При вьшолнении в процессоре микрокоманд записи в триггер 13 маски дешифратор 1 вьфабатывает единичные сигналы, поступающие на один из трех входов элементов ИЖ 58 в зависимости от вьшолн емой микрокоманды, С выхода элемента ШШ 58 единичньй сигнал приходит на второй вход элемента И 35,

на первый вход которого поступает им пульс ТИ1, вырабатываемый распределителем 9 импульсов. С выхода элемента И 35 единичный импульс поступает на второй вход элемента ИЛИ 57, с выхода которого он поступает на вход триггера 13 маски, осуществл   в нем выполнение рассматриваемых микрокоманд.

Вьщача информации на вход-выход 21 происходит с первого выхода регистра 3 первого операнда по соответствующей микрокоманде. Информаци  с первого выхода регистра 3 первого операнда поступает на информационный вход магистрального элемента 20. На его управл ющий вход поступает единичньш сигнал, который разрешает прохождение информации с выхода регистра 3 первого операнда на вход-выход 21.

Claims (1)

1. Формула изобретени 

   Процессор матричной вычислительной системы, содержащий регистр входа-выхода , регистр первого операнда, регистр второго операнда, блок оперативной пам ти, триггер переноса и дешифратор, причем вход кода операции процессора подключен к входу дешифратора , вход режима процессора подключен к адресному входу блока пам ти , первый информационный вход процессора подключен к первому информационному входу регистра входа-выхода, первый,второй и третий выходы дешифратора подключены соответственно к входам синхронизации регистра входа-, выхода, регистра первого операнда и регистра второго операнда, отличающийс  тем, что, с целью

   повышени  быстродействи , он содержит распределитель импульсов, с первого п третий элементы 2И-ИЛИ, первый и второй блоки управлени , триггер загрузки , триггер переполнени , триггер переноса , триггер флага активности, триггер маски, элемент VJM, магистральный элемент, коммутатор и арифметико-логический блок, причем первый информационный вход процессора подключен к первому входу первого элемента 2И-ИЛИ, к первому информационному входу триггера флага и к первому. форма1ционному входу триггера маски, пр мой выход которого подключен к первому входу элемента ИЛИ, выход кото-, рого подключен. к первым входам режима: первого и второго блоков управлени .

   0

   5

   0

   5

   0

   5

   0

   5

   0

   с первого по четырнадцатый выходы первого блока управлени  подключены соответственно к первому информационному входу триггера переноса, к входу записи / считывани  и к входу установки в О регистра входа-выхода, к входу установки в 1 триггера флаги активности , к входу записи / считывани  и к входу установки в О регистра первого операнда, к входу записи-считывани  и к входу установки в О регистра второго операнда, к входу синхронизации и входу установки в О триггера переполнени , к входу синхронизации и к входу установки в О триггера маски, к входу записи триггера флага активности и к управл ющему входу коммутатора, первый и второй выходы которого подключены соответственно к выходам первого и второго операндов процессора, с четвертого по одиннадцатый выходы дешифратора подключены соответственно к второму входу режима первого блока управлени , к второму входу режима второго блока управлени , к входу кода операции арифметико-логического блока, к BIXO- ду разрешени  триггера переполнени , к входу разрешени  триггера маски, к входу синхронизации и к входу установки в О триггера переноса и к входу синхронизации триггера флага активности , выход которого подключен к второму входу элемента ИЛИ, второй и третий информационные входы процессора подключены соответственно к первому и второму входам второго элемента 2И-ШШ, выход которого подключен к первому информационному входу коммутатора и первому информационному входу регистра первого операнда, первый выход которого подключен к первому информационному входу триггера .переполнени , к второму информационному входу коммутатора и к информационному входу магистрального элемента, вьрсод которого подключен -к второму инфор- мационному входу регистра первого операнда, второй вход которого подключен к второму информационному входу триггера цереполнен и , выход которого подключен к второму информационному входу триггера маски и к первому : информационному входу блока оперативной пам ти, выходы с первого по п тый которого подключены соответственно к третьему информационному входу триггера маски., к второму информационному

   входу регистра входа-выхода, к тре тьему информа14ионному входу регистра первого операнда, к первому информационному входу регистра второго операнда и к информационному входу триггера загрузки, выход которого подключен к третьим входам режима первого и второго блоков управлени , первый выход второго блока управлени  подключен к четвертому входу режима первого блока управлени  и к входу синхронизации блока оперативной пам ти, второй выход второго блока управлени  подключен к входу чтени /записи блока оперативной пам ти, четвертый и п тьш информационные входы процессора под- .ключены соответственно к первому и второму входам третьего элемента 2И-ИЛИ, выход которого подключен к третьему информационному входу коммутатора и к второму информационному входу регистра второго операнда, первый выход которого подключен к третьему информацио нному входу регистра переполнени , второй выход регистра второго операнда подключен к четвертому информационному входу коммутатора и к четвертому информационному входу триггера переполнени , выходы с двенадцатого по двадцатый дешифратора подключены соответственно к первому и второму входам разрешени  триггера загрузки, к второму и третьему входам первого элемента 2И-ИЛИ, к управл юш;е му входу магистрального элемента, к третьему и четвертому входам третьего элемента 2И-ИЛИ, к третьему и к четвертому входам второго элемента 2И-ИЛИ, тактовый вход процессора подключен к входу режима распределител  импульсов, первый и второй выходы которого подключены соответственно к первому и второму входам синхрониза

   5

   0

   5

   0

   5

   0

   ции триггера загрузки, третий выход распределител  импульсов подключен к п тому ВХОДУ режима первого блока равлени  и четвертому входу режима второго блока управлени , третий выход регистра первого операнда подключен к первому информационному входу арифметико-логического блока, к тре- ьему информационному входу регистра входа-выхода, к третьему информатщон- ному входу регистра второго операнда и к второму информационному входу блока оперативной пам ти, третий информационный вход которого подключен к информационному выходу арифметико-логического блока, выход переноса/заема которого подключен к второму информационному входу триггера переноса, выход которого подключен к второму информационному входу триггера флага активности, к второму информационному входу арифметико-логического блока, к п тому .информационному входу триггера переполнени  и к четвертому информационному входу блока оперативной пам ти , третий выход регистра второго операнда подключен к третьему информационному входу арифметико-логического блока и к четвертому информационному входу регистра первого операнда, первый выход регистра входа-выхода подключен к п тому информационному входу регистра первого операнда и к четвертому информационному входу регистра второго операнда, второй выход регистра входа-выхода подключен к четвертому входу первого элемента 2И-ИЛИ, выход которого подключен к информационному-выходу процессора, вход-выход признака которого подключен к информационному входу-вькоду магистрального элемента.

   У4

   Фиг. 2

   7«

   Y2

   т

   /J

   7/ .-Jf

   С

   75

   У/

   i/гЗ