SU1429148A2 - Устройство дл приема и обнаружени комбинации двоичных сигналов - Google Patents

Abstract

Изобретение относитс  к св зи и может быть использовано в устройствах обработки дискретных сообщений дл  обнаружени  составной комбинации при независимом моменте ее прихода в потоке двоичных сигналов и обрй

Description

ПИи9

fae. f

1А2

; ованной из частичных комбинаций, Случайно выбираемых из алфавитов. Цель изобретени  - повышение информативности устройства путем уменьшени  объема данных, загружаемых в устройство дл  приема и обнаружени  комбинации двоичных сигналов, за счет программировани  таблиц коррел ционных кодов в блоке пам ти 6 программатором 17. Дл  настройки уст- |ройства на прием и обнаружение сос- Iтавной комбинации двоичных сигналов, I образованной из частичных комбинаций, I случайно выбираемых из алфавитов Комбинаций известного вида, от внешнего устройства требуетс  загрузка только алфавитов частичных комбинаций в блок пам ти, 16, объем которых существенно меньше объема коррел ционных таблиц. Таблицы коррел ционных кодов формируютс  программатором 17 путем сравнени  методом максимально- го правдоподоби  всех разр дных дво8

ичных наборов слова выборочной комбинации с эталонами алфавита частичной комбинации. В рабочем режиме коды слов выборочной комбинации, формируемых из потока принимаемых двоичных сигналов О, 1.блоком пам ти 1, регистром 2, триггером 3 и коммутатором 4 поступают через коммутатор 5 вместе с кодом номера слова выборочной комбинации из счетчика 8 на адресные входы блока пам ти 6 и считывают на его выходы коррел ционное число, равное числу информационных позиций, на которых слово выборочной комбинации совпадает с наиболее близким эталоном соответствуюш,его алфавита частичной комбинации. Решение об обнаружеми составной комбинации принимаетс  пороговым элементом 12, если сумма коррел ционных чисел дл  всех слов выборочной комбинации, накопленна  сумматором 10,не меньше заданного порога. 1 з.п. ф-лы,7 ил.

1

Изобретение относитс  к св зи и может использоватьс  в устройствах обработки дискретных сообщений дл  обнаружени  составной комбинации при неизвестном моменте ее прихода в по- токе двоичных сигналов и образованной из частичных комбинаций, случайно выбираемых из алфавито1 комбинаций известного вида, и.  вл етс  усовершенствованием устройства по авт.св. № 1156110.

Целью изобретени   вл етс  повышение информативности устройства путем уменьшени  объема загружаемых данных.

Основное устройство анализирует поток двоичных сигналов, сопровождаемых тактовыми импульсами и в каждом тактовом интервале вычисл ет число информационных позиций, на которых выборочна  комбинаци  совпадает с эталоном, т.е. с подлежащей обнаружению комбина1у1ей. Принимаемые двоичны сигналы записываютс  в первый блок пам ти таким образом, что последний в каждом тактовом интервале содержит

N-разр дную выборочную комбинацию, образованную двоичными сигналами,прин тыми в данном и в N-1-M предыдущих тактовых интервалах (N - длина эталона). Выборочна  комбинаци  хра- нип-с  в первом блоке пам ти qm-раз- р дными словами, причем N qm.

В течение тактового интервала (интервал между соседними тактовыми импульсами) слова выборочной комбинации последовательно считываютс  на выход первого блока пам ти и через второй коммутатор поступают на младшие адресные входы второго блока пам ти, на старшие адресные входы которого через второй коммутатор поступает код номера слова выборочной комбинации с выходов первого счетчика адреса. Ячейки второго блока пам ти разбиты на q таблиц коррел ционных кодов, при этом адрес таблицы задаетс  кодом номера слова выборочной комбинации, а адрес  чейки внутри таблицы - кодом самого слова.

Выбираема  таким образом  чейка второго блока пам ти содержит код

испа информационных позиций, на которых слово выбор.очной комбинации совпадает с соответствующим словом эталона. Сумматор совместно с вторым регистром накапливает сумму этих чисел . После обработки в течение тактового интервала q слов выборочной комбинации второй регистр содержит

число, равное числу ин формационных позиций, на которых выборочна  комбинаци  совпадает с эталоном. Если это число не меньше порогового числа в третьем (пороговом) регистре, на выходе порогового элемента формируетс  сигнал обнаружени  комбинации

Аналогичным образом в следующем тактовом интервале производитс  сравнение эталона с новой выборочной комбинацией и формирование сигнала обнаружени . Образование, хранение и считывание слов выборочной комбинации осуществл етс  первым блоком пам ти с помощью первого регистра,триггера , первого коммутатора и первого счетчика адреса под управлением выходных сигналов хронизатора. Данные элементы устройства в совокупности эквивалентны регистру сдвига.

Дп  обнаружени  составной комбина ции,. образованной Lm-разр дными частичными комбинаци ми, случайно выбираемыми из алфавитов комбинаций известного вида, число разр дов  чеек первого блока пам ти задаетс  равным числу разр дов частичной комбинации , а в каждую  чейку второго блока пам ти записываетс  число, равное числу информационных позиций, на которых слово выборочной комбинации, соответствующее  чейке второго блока пам ти, совпадает с наиболее сходной с ним комбинацией (эталоном) алфавита . .При этом обнаружение составной комбинации осуществл етс  прин тием решени  о приеме частичных комбинаций по методу максимального правдоподоби .

Данные дл  настройки устройства н другую комбинацию загружаютс  внешним устройством по алгоритму: начальна  установка в ноль второго счетчика адреса; установка слова данных на входе данных второго блока пам ти; запись слова данных во второй блок . пам ти подачей импульса на его вход записи. Далее при последовательном ; наращивании содержимого второго счет чика адреса .аналогичным образом за

0

5

0

25

0

35

0

45

50

55

писываютс  остальные слова данных во второй блок п ам ти.

Недостатком данного устройства  вл етс  большой объем данных, загружаемых в него из внешнего устройства, Объем загружаемых данных дл  комбинации , состо щей из Lm-разр дных час-i тичных комбинаций, равен SLZ бит (S - число разр дов двоичного кода числа т), так как дл  каждой частичной комбинации требуетс  хра-нить во втором блоке пам ти результаты сравнени  эталона частичной комбинации со всеми 2 двоичными наборами слова вьН борочной комбинации.Например,дл  L|, m 8 (практически не очень больша  длина составной комбинации) объем загружаег-5ых данных равен 8192 бита. Внешнее устройство, на- пример микроэвм, должно иметь допап- нительную пам ть дл  хранени  указанного объема данных и затрачивать машинное врем  дл  загрузки последних в устройство приема и обнаружени  комбинации двоичных сигналов.

На фиг.1 приведена структурна  схема предлагаемого устройства; на фиг.2 - структурна  схема программатора; на фиг.З - временные диаграммы входных двоичных сигналов и тактовых импульсов; на фиг.4. - пример содержимого  чеек блока 1 пам ти;на фиг,5- временные диаграммы управл ющих сигналов хронизатора; на фиг.6 - пример реализации составной комбинации двоичных сигналов; на фиг.7 - расположение масок и эталонов частичных комбинаций в блоке 16 пам ти,

Устройство дл  приема и обнаружени  комбинации двоичных сигналов (фиг.1) содержит блок 1 пам ти, регистр 2,, триггер 3, коммутаторы 4 и 5, блок 6 пам ти, хронизатор 7,счетчики 8 и 9 адреса, сумматор 10, регистр 11, пороговый элемент 12, ;регистр 13, коммутатор 14, счетчик 15 адреса, блок 16 пам ти, программатор 17, элементы И 18 и 19, элемент НЕ 20, триггер 21, входы 22-30 устройства, выход 31 устройства, а также входы 32 и 33, выходы 34-39 программатора 17.

Программатор 17 (фиг.2) содержит счетчик 40, группу элементов 41.1,,..,41.т сравнени , группу элементов И 42.1,... ,42.1П, сумматор 43, блок 44 сравнени , регистры 45 - 47, триггер 48, элементы ЗАПРЕТ 49 и

50, элементы И 51-53, элементы И-НЕ 54 и 55, распределитель 56.

Устройство дл  приема и обнаружени  комбинации двоичных сигналов работает следующим образом.

В рабочем режиме устройство анализирует поток принимаемых двоичных сигналов (фиг,За), сопровождаемых тактовыми импульсами (фиг.Зб), в каждом тактовом интервале (интервал между соседними тактовыми импульсами ) вычисл ет коррел ционное число, , равное числу информационных позиций, на которых выборочна  комбинаци  совпадает с эталоном (вариантом составной комбинации), и формирует ре- .шение об обнаружении комбинации, если это число не меньше порога. При этом обнаружение составной комбинации осуществл етс  путем сравнени  слов выборочной комбинации с алфа- витом частичньрс комбинаций и прин ти  решени  о приеме каждой частичной комбинации по методу .максимального правдоподоби ..

Составна  комбинаци  на передающей стороне представл ет собой последовательность Ь,, частичных комбинаций (фиг.6), при этом i-  частична  комбинаци  (i 1, 2,...,L), случайным о.бразом выбираетс  из алфавита а., а., ....,а . объемом j .

частичных комбинаций известного вида , т.е. Ь; е

11 i i i J1 J

Все частичные комбинации имеют одинаковую длину (число разр дов) т, поэтому все реализации (варианты) составной комбинации имеют одинаковую дпину N . mL. Часть из m позиций (разр дов) может быть неинформационной дл  устройства и должна исклю- чатьс  из анализа.

Принимаемые двоичные сигналы в виде последовательности элементарных  осыпок О, 1 (фиг.За) поступают по входу 22 на вход коммутатора 4. По входу 23 на вход хронизатора 7, вход установки О счетчика адреса 8 и регистра 11 поступают синхронизированные с двоичными сигналами тактовые импульсы (фиг.Зб). Очередной тактовый импульс устанавливает в ноль счетчик адреса 8, регистр 11 и запускает хро- низатор 7, который в ответ на тактовый импульс вырабатывает в интервале между соседними тактовыми импульса0

5

0

5

ми (фиг.Зб, 5а) следующие управл ющие сигналы: первую пачку из L импульсов (фиг.56); вторую пачку из L импульсов (фиг.5в), задержанную относительно первой пачки; третью пачку из L импульсов (фиг.5г), задержанную относительно второй пачки; импульс ввода принимаемого двоичного сигнала (фиг . 5д) ;импульс считывани  (фиг. 5е) . Указанные управл ющие сигналы формируютс  соответственно на первом-п - том выходах хронизатора 7 из синхроимпульсов , поступающих по синхро- входу 24.

Блок 1 пам ти, регистр 2, триггер 3 и коммутатор А обеспечивают хранение и считывание N-разр дной выборочной комбинации образованной двоичными сигнапами, прин тыми в данном и в N-1-M предьиущих тактовых интервалах . Эта комбинаци  упакована в блоке 1 пам ти L m-разр дными словами , нумераци  которых возрастает в направлении к пропшому времени, а в словах старшим разр дам соответствуют более старые двоичные сигналы . Дл  примера на фиг.4 показано

содержимое блока 1 пам ти в интервалы времени t | t t,, с t t в случае 16-разр дной выборочной комбинации, упакованной четырьм  четырехразр дными словами (на фиг.4 через S(i) обозначен дво- 5 ичный сигнал в момент времени t .). Слова размещаютс  в  чейках пам ти с адресами О, 1,...,L-1.

Чтение слов выборочной комбинации осуществл етс  кодами с выходов счетчика 8, адреса,. поступающими .на адресные входы блока 1 пам ти.Первым в тактовом интервале считываетс  первое слово после установки в ноль счетчика 8 адреса, остальные слова снитываютс  при последовательном наращивании на единицу его содержимого импульсами третьей пачки (фиг.5г), поступающими на суммирующий вход счетчика 8 адреса с третьего выхода хронизатора 7. После того, как считываемое слово установитс  на выходах блока 1 пам ти, импульс первой пачки (фиг.56) с первого выхода хронизатора 7 поступает на тактовый вход регистра 2, триггера 3 и записывает в регистр 2 слово выборочной комбинации , в триггер 3 - содержимое старшего разр да с выхода регистра 2, за0

0

5

0

5

писанное в него из старшего разр да предыдущей  чейки блока 1 пам ти в предьщущем тактовом-интервале. Следующий затем импульс второй пачки (фиг.Зв) с второго выхода хрониза- тора 7 поступает на вход записи блока 1 пам ти и записывает в него по тому же адресу слово выборочной комбинации со сдвинутыми по направлению jQ к старшим разр дам двоичными сигна- лами, так как выход коммутатора 4 соединен с младшим разр дом входов данных блока 1 пам ти, остадьные разр ды входов данных блоков 1 пам - 15 ти соединены с выходами регистра 2 с перекосом на один разр д в сторону его младших разр дов.В младший разр д первого слова записываетс  принимаемый в данном тактовом интер- 20 вале двоичный сигнал, проход щий с информационного входа 22 на выход коммутатора 4 благодар  наличию на его управл ющем входе ймпулъса ввода (фиг.Зд) с четвертого выхода хро- 25 низатора 7, а в младший разр д остальных слов - содержимое старшего разр да предыдущего слова, поступающее с выхода триггера на выход коммутатора 4. Этим обеспечиваетс  сдвиг 30 выборочной комбинации на один бит в направлении к новому двоичному сигналу.

Каждое слово выборочной комбина- - дни поступает на младшие разр ды пер- ,, вых входов коммутатора 5, на старшие разр ды его первых входов поступают коды с выходов счетчика 8 адреса. В рабочем режиме на управл ющем входе коммутатора 5 присутствует сигнал ло- Q гического О, задающий режим соединени  первых входов коммутатора 4 с его выходами. В результате на адресные входы блока 6 пам ти поступает код, младшими разр дами которого  в- ., л етс  код слова выборочной комбинации , старшими разр дами - код номера этого слова. Ячейки блока 6 пам ти образуют L таблиц коррел ционных кодов , при этом номеру таблицы соответствует номер частичной комбинации, а  чейки внутри таблицы содержат числа информационных позиций, на которых слово выборочной комбинации совпадает с наиболее близким к нему зталоном алфавита частичной комбинации . В результате на выходы блока 6 пам ти считываетс  код числа информационных позиций, на которых i-e слово выборочной комбинации (, 2,...,L) совпадает с наиболее близким к нему зталоном алфавита i-й частичной комбинации. Например, дл  эталонов 101X0011, 010X1100 алфавита частичной комбинации (символ X означает неинформационную позицию, исключаемую из анализа) дл  слова 10100011 выборочной комбинации на выход блока 6 пам ти считываетс  код числа 7, дл  слова 01011100 выборочной комбинации - также код числа 7 (указанные слова совпадают с соответствующими эталонами алфавита на всех семи информационных позици х), а дл  слова 10101100 выборочной комбинации - код числа 4, так как это слово совпадает с наиболее близким к нему вторым элементом ла четырех информационных позици х.

Сумматор 10 суммирует двоичные числа с выходов блока 6 пам ти и ре- гистра 11. По окончании суммировани  импульс третьей пачки (фиг.Зг) . с третьего выхода хронизатора 7 поступает на тактовый вход регистра 11 и записывает в него содержимое сумматора 10.

После обработки L слов выборочной комбинации регистр 11 содержит число, равное числу информационных позиций, на которых выборочна  комбинаци  совпадает с наиболее близкими к ней эталонами алфавитов частичных комбинаций. Если это число не меньше порогового числа, содержащегос  в регистре 13, то импульс считывани  (фиг.Зе) с п того выхода хронизатора 7, поступающий на стро- бирующий вход порогового элемента 12,считывает на выход 31 устройства решение об обнаружении составной комбинации . Решение считываетс  через элемент И 19, который в рабочем режиме открыт сигналом логической 1 , с инверсного выхода триггера 21. По окончании последнего импульса второй пачки (фиг.Зв) блок 1 пам ти содержит выборочную комбинацию на один бит в направлении к новому двоичному сигналу (фиг.4).

Аналогичным образом осуществл ютс  анализ выборочных комбинаций и прин тие решений об обнаружении составной комбинации в последующих тактовых интервалах,

Перестройка устройства на другую составную комбинацию осуществл етс 

программированием блока 6 пам ти.Дл . этого сначала,не прерыва  рабочий ; режим устройства, в блок 16 пам ти загружают маски и эталоны алфавитов частичных комбинаций, затем программатор 17 формирует таблицы коррел ционных кодов и загружает их в блок 6 .пам ти (маска стужит дл  указани  информационны х позиций час : тичной комбинации: на информационной позиции разр д маски содержит логическую 1, на неинформационной позиции - логический О).

. Дл  загрузки масок и эталонов частичных комбинаций внешнее устройство (не показано) устанавливает на управл ющем входе 30 команду загрузки в виде импульса логического О, котора  .поступает на вход

30

35

установки О триггера 21 непосредственно и счетчика 15 адреса через элемент И 18 (последний дл  сигналов логического О выполн ет функцию элемента ИЛИ), устанавлива  их 25 в состо ние 0. Сигнал логического О с пр мого выхода триггера 21 поступает на управл ющий вход коммутатора 14 и переводит последний в режим св зи его выхода с первым управ л ющим входом 27. После этого внешнее устройство осуществл ет загрузку данных в блок 16 пам ти по алгоритму : установка данных на входах 25 данных, соединенных с входами данных блока 16 пам ти; запись в блок 16 пам ти подачей на его вход записи импульса записи по второму управл ющему входу 28 (данные записываютс  в  чейку с адресом, равным содержимому счетчика 15 адреса, выходами соединенного с адресными вхоами блока 16 пам ти); увеличение на единицу адреса  чейки блока 16 па ти подачей импульса по управл юему входу 27 коммутатор 14 суммирующий вход счетчика 15 адреса. Далее указанные шаги алгоритма пой- тор ютс  до окончани  загрузки.

Структура и формат данных, содер- „ жащихс  в блоке 16 пам ти, приведены на фиг.7 дл  m 8 (дл  сравнени  на фиг.6 показана соответствующа  иг.7 составна  комбинаци  а, а.,,,,а в потоке принимаемых дво- ичных сигналов). Данные располагаютс  в  чейках с адресами от О до N,-1, где N - сумма чисел масок и эталонов алфавитов частичных комбинаций. Раз40

45

5 0

0

5

5

р ды 0-7 (в общем случае от О до т-1)  вл ютс  разр дами масок и эталонов , разр д 8 (в общем случае, т) е содержит признак маски (в разр де

логический О) или эталона (в разр де логическа  1). Разр д 9 (в общем случае т+1) содержит признак продолжени  (в разр де логический О) или окончани  (в разр де логическа  1) алфавита частичной комбинации. Разр д 10 (в общем случае т+2) содержит признак продолжени  или окончани  алфавитов составной комбинации (в разр де соответственно логический О или 1). Дл  каждой частичной комбинации первой следует маска, затем эталоны ее алфавита. Возможен случай , когда отдельным эталонам может предшествовать сво  маска (содержимое дл  L-й частичной комбинации на фиг.7), или маска может быть одна дл  всех частичных комбинаций. Разр ды маски, отвечающие информационной или неинформационной позици м, содержат соответственно логическую 1 или логический О. Число входов данных (выходов) блока 16 пам ти равно т+3, число его адресных входов равно числу разр дов двоичного кода числа т. Дл  программировани  таблиц коррел ционных кодов внешнее устройство устанавливает на управл ющем входе 29 команду пуска в виде импульса логического О, котора  поступает на вход установки 1. триггера 21 непосредственно , устанавлива  его в со0

5

сто ние 1, и на вход установки О счетчиков 9 и 15 адреса через элемент И 18, устанавлива  счетчики 9 и 15 адреса в состо ние О. Сигнал логической 1 с пр мого выхода триггера 21 поступает на управл ющий вход коммутатора 14. и переводит последний в режим св зи его выхода с выходом 35 программатора 17. Сигнал логического О с инверсного выхода триггера 21 закрывает элемент И 19, бло- киру  в этом случае считывание на вы-, ходе 31 ложных решений об обнаружении составной комбинации. Сигнал логической 1 с пр мого выхода триггера 21 поступает также по входу 33 в программатор 17 и запускает распределитель 56 по его установочному входу, разрешает работу счетчика 40 по его входу установки О, открывает элементы ЗАПРЕТ 50 и И 53. При этом на выходе элементов 50 и 53

усганавливаетс  сигнал логической 1, разрешающий по входу установки О работу регистра 46, триггера

48(последние и счетчик 40 установлены в состо ние О, когда триггер 21 находилс  в состо нии О). Сигнал логической 1, с выхода элемента И 53 проходит через выход 36 на управл ющий вход коммутатора 5 и задает режим соединени  выходов коммутатора 5 с его вторыми входами.

Запущенный распределитель 56 формирует из синхроимпульсов, поступающих на его тактовый вход по синхро- входу 24, три периодические последовательности распределенных во времени и пространстве импульсов, при этом первыми,.вторыми и третьими следуют импульсы соответственно на первом, втором и третьем выходах распределител  56. Импульсы с его третьего выхода проход т на выход З5 и через коммутатор 14 -на суммирующ вход счетчика 15 адреса, обеспечива  последовательное считывание  чеек блока 16 пам ти на входы 32 программатора 17, задействованные следующим образом: разр ды от О до т-1 подключены к соответствующим первым входам регистра 45 и первым входам элементов сравнени  группы 41.1,..., 41. т, вторые входы которых соединены с соответствующими выходами счетчика 40; ш-й разр д подключен к инверсному входу элемента ЗАПРЕТ

49дл  выделени  признака маски и входу элемента И 51 дл  вьщелени  признака эталона; (т+1), (т+2)-й разр д подключен соответственно к третьему и второму входам данных регистра 47 дл  запоминани  и выделени  элементами И 52 и И -НЕ 54 признака окончани  алфавита частичной комбинации, элементом И-НЕ 54 - при- знака окончани  алфавитов составной комбинации,

Процессы программировани  протекают следующим образом. Первой из  чейки с адресом О блока 16 пам 

ти считываетс  маска (фиг,7), признак которой открывает элемент 49 ЗАПРЕТ. Маска записываетс  в регистр 45 импульсом, поступающим на его второй вход с первого выхода распределител  56 через элемент ЗА- ПРЕТ 49. Импульс с третьего выхода распределител  56 увеличивает на единицу содержимое счетчика 15 адре

5 0 0

Q г

5

0

5

са, обеспечивающего считыванр.с из блока 16 пам ти первого эталона первой частичной комбинации, который сравниваетс  в поразр дных элементах сравнени  группы 41.1,...,41.т с содержимым счетчика 40 (в данном случае с числом 0), имитирующим слово выборочной комбинации. На выходе каждого из указанных элементов сравнени  формируетс  логическа  1 при совпадении и логический О при не- совпаден11И содержимого сравниваемых разр дов слова выборочной комбинации и эталона частичной комбинации. Результаты сравнени  поступают на первые входы поразр дных элементов группы И 42.1,.,.,42.т, на вторые входы которых поступает маска с выходов регистра 45. Маскированные результаты сравнени  суммируютс  сумматором 43, формир1тощим на своих выходах код числа информационных позиций, на которых слово выборочной комбинации совпадает с эталоном частичной комбинации, Если это число больше числа О в регистре 46, то блок 44 сравнени , на входы которого подключены вькоды матора 43 и регистра 46, формирует сигнал логической 1., поступающий на информационный вход триггера 48. Этот сигнал записываетс  в триггер 48 в момент поступлени  на его тактовый вход через элемент И 51 импульса с первого выхода распределител  56, Возникающий при этом положительный перепад напр жени  на пр мом выходе триггера 48 воздействует на тактовый вход регистра 46 -и записывает в него ; код числа, поступающего с выходов сумматора 43 на информационные входы регистра 46. Следующий затем импульс с второго выхода распредеител  56 инвертируетс  элементом ЗАПРЕТ 50 и устанавливает Б О триггер 48.

Следующий затем импульс с третьет го выхода распределител  56 снова увеличивает на единицу содержимое счетчика 15 адреса, обеспечивающего считывание из блока 16 пам ти второго эталона первой частичкой комбинации , который аналогичным образом сравниваетс  с тем же словом выборочной комбинации. Если при этом окажетс , что второй эталон более сходен со словом выборочной комбинации чем первьш эталон, то в регистр 46 записываетс  код числа информационных позиций, на которых слово выборочной комбинации совпадает с вторым эталоном первой частичной комбинации (запись в регистр 46 произво- Iдитс  с помощью импульса с первого - выхода распределител  56 описан- ;ным образом). Если считываемый эта- |лон  вл етс  последним в алфавите I первой частичной комбинации, то его признак записываетс  в регистр 47 о I в момент действи  на его тактовом ;входе импульса с первого выхода рас- |пределитеп  56 и открывает элементы |И 52, И-НЕ 54. Следующий затем им- |пуЛьс с второго выхода распредели- 15 .|тел  56 проходит через элемент И 52 и выход 39 на вход записи блока 6 I пам ти и записывает в него содержи- |мое регистра 46, выходы которого через выходы 38 подключены к входам 20 Iданных блока 6 пам ти. Запись произ- I водитс  по адресу, который поступа- Iет через коммутатор 5 с его вторых входов на адресные входы блока 6 пам ти . Этот адрес задаетс  кодом ело- 25 ва выборочной комбинации и кодом но- мера выборочной комбинации, посту- . пающими с выходов счетчика 40 и счетчика 9 адреса соответственно на

мент И-НЕ 55 на суммирующий вход счетчика 40 и увеличивает его содержимое на единицу, проходит через выход 34, элемент И 18 на вход установки О счетчиков 9 и 15 адреса и сбрасывает их в состо ние О. Далее аналогичньм образом производ тс  сравнение алфавитов составной комбинации с. очередным словом выборочной комбинации (в данном случае е кодом .числа 1) и запись коррел ционных кодов в соответствующие  чейки блока 6 пам ти. Программирование таблиц коррел ционных кодов производитс  дл  всех т-разр дных двоичных наборов (слов выборочной комбинации), т.е. до переполнени  счетчика 40, признаком чего  вл етс  переход его старшего разр да из логической 1 в логический О. Этот сигнал с вьшода старшего разр да счетчика 40 проходит через элемент НЕ 20 на тактовый вход триггера 21 и записыва.ет в него сигнал логического О с собственного информационного входа. Сигнал логического О с пр мого выхода триггера

21 переводит устройство в рабочий режим , блокиру  распределитель 56 по мпадшие и старшие разр ды вторых вхо-30 его установочному входу, останавлива  дов коммутатора 5,.и равен нулю дл  тем самым работу программатора 17.

35

40

первой частичной комбинации. Следующий затем и тульс с третьего выхода распределител  56 инвертируетс  элементом И-НЕ 54, проходит через элемент И 53 на вход устано вки О регистра 46 и сбрасывает его в О, проходит через выход 36 на суммирующий вход счетчика 9 адреса и увеличивает его содержимое на единицу.

Аналогичным образом производ тс  сравнение того же слова выборочной комбинации с алфавитом второй частичной комбинации и запись во вторую таблицу коррел ционных кодов числа информационных позиций, на которых это слово совпадает с наиболее близким к нему эталоном из алфавита второй частичной к эмбинации.

После сравнени  данного слова выборочной комбинации с алфавитом последней частичной комбинации признак окончани  алфавитов составной комбинации записываетс  в регистр 47 в момент действи  на его тактовом вхо- , де импульса с первого выхода распределител  56 и открывает элемент И-НЕ 55. Импульс с третьего выхода распределител  56 проходит через эле45

50

Сигнал логической 1 с инверсного выхода триггера 21 открывает элемент И 19 дл  ечитьшани  на выход 31 решений об обнаружении составной комбинации .

Claims (2)

1. Устройство дл  приема и обнаружени  комбинации двоичных сигналов по авт.св. № 1156110, отличающеес  тем,- что, с целью повышени  информативности путем уменьшени  объема загружаемых данных, в него .введены программатор,, третий блок пам ти , третий счетчик, третий коммутатор , второй триггер, элемент НЕ, первый и второй элементы И, первый вход хронизатора объединен с первым входом программатора, объединенные первый вход второго счетчика и первый вход второго коммутатора подключены к первому выходу программатора, второй вход второго счетчика объединен с первым входом третьего сметчика и соединен с выходом первого элемента И, вторые выходы программатора  вл ютс  седьмыми входами устройства,тремент И-НЕ 55 на суммирующий вход счетчика 40 и увеличивает его содержимое на единицу, проходит через выход 34, элемент И 18 на вход установки О счетчиков 9 и 15 адреса и сбрасывает их в состо ние О. Далее аналогичньм образом производ тс  сравнение алфавитов составной комбинации с. очередным словом выборочной комбинации (в данном случае е кодом .числа 1) и запись коррел ционных кодов в соответствующие  чейки блока 6 пам ти. Программирование таблиц коррел ционных кодов производитс  дл  всех т-разр дных двоичных наборов (слов выборочной комбинации), т.е. до переполнени  счетчика 40, признаком чего  вл етс  переход его старшего разр да из логической 1 в логический О. Этот сигнал с вьшода старшего разр да счетчика 40 проходи через элемент НЕ 20 на тактовый вход триггера 21 и записыва.ет в него сигнал логического О с собственного информационного входа. Сигнал логического О с пр мого выхода триггера

5

0

5

0

Сигнал логической 1 с инверсного выхода триггера 21 открывает элемент И 19 дл  ечитьшани  на выход 31 решений об обнаружении составной комбинации .

Формула изобретени 

1. Устройство дл  приема и обнаружени  комбинации двоичных сигналов по авт.св. № 1156110, отличающеес  тем,- что, с целью повышени  информативности путем уменьшени  объема загружаемых данных, в него .введены программатор,, третий блок пам ти , третий счетчик, третий коммутатор , второй триггер, элемент НЕ, первый и второй элементы И, первый вход хронизатора объединен с первым входом программатора, объединенные первый вход второго счетчика и первый вход второго коммутатора подключены к первому выходу программатора, второй вход второго счетчика объединен с первым входом третьего сметчика и соединен с выходом первого элемента И, вторые выходы программатора  вл ютс  седьмыми входами устройства,третьи выходы программатора  вл ютс  восьмыми выходами устройства, четвертые выходы программатора подключены к соответствующим шестым входам второго коммутатора, п тьм и шестой выходы программатора соединены соответственно с первыми входами первого элемента И и третьего коммутатора , старший разр д четвертых выходов программатора подключен через элемент НЕ к тактовому входу второго триггера, информационный вход которого  вл етс  нулевым входом устройства , пр мой выход второго триггера соединен с вторыми входами третьего коммутатора и программатора, инверсный выход подключен к первому входу второго элемента И, выход третьего коммутатора соединен с вторым входом третьего.счетчика, выходы которого подключены к адресным входам третьего блока пам ти, выходы которого соединены с соответствующими третьими входами программатора, третий вход третьего коммутатора и управл ющий вход третьего блока пам ти  вл ютс  соответственно первым и вторым .управл ющими входами устройства, объединенные второй вход первого элемента И и единичный вход, второго триггера  вл ютс  третьим управл ющим входом устройства, третий вход первого элемента И и нулевой вход второго триггера  вл ютс  четвертым управл ющим входом устройства, информационные входы третьего блока пам ти  вл ютс  дев тыми входами устройства , между выходом порогового устройства и выходом устройства подключены второй вход и выход второго элемента И,

2. Устройство по п.Г, отличающеес  -тем, что программатор содержит счетчик, группу элементов сравнени , группу элементов И, сумматор, блок сравнени , первый, второй и третий регистры, триггер, первый, второй и третий элементы И, первый и второй элементы И-НЕ, первый и второй элементы ЗАПРЕТ и . распределитель, первый вход которого  вл етс  первым входом программатора , объединенные второй вход распределител  и первые входы счетчика , второго элемента И и первого элемента ЗАПРЕТ  вл ютс  вторым входом программатора, первый выход распределител  подршючен к первым входам второго элемента ЗАПРЕТ, первого элемента И и третьего регистра, второй выход распределител  соединен с первьн входом третьего эле- . мента И и вторым входом первого элемента ЗАПРЕТ, объединенные первые входы элементов сравнегл  группы и первого регистра, объединенные втоО Рые входы второго элемента ЗАПРЕТ и первого элемента И, второй и третий входы третьего регистра  вл ютс  третьими входами программатора, выходы второго элемента. ЗАПРЕТ и пер5 вого элемента И подключены соответственно к второму входу первого регистра и первому входу триггера,пер- выход третьего регистра соединен с вторым входом -третьего элемента И

0 и первым входом первого элемента И-НЕ, второй выход третьего регистра подключен к первому входу второго элемента И-НЕ, выходы первого элемента И- НЕ и первого элемента ЗАПРЕТ со5 единены соответственно с вторыми входами второго элемента И и триггера, третий вход которого подключен к выходу блока сравнени , выход второго элемента И соединен с первым входом

0 второго регистра и  вл етс  первым выходом программатора,выходы элементов сравнени  группы подключены к первым входам соответствующих элементов И группы, вторые входы которых

5 соединены с соответствующими выходами первого регистра, выходы элементов И группы подключены к соответствующим входам сумматора, выходы которого соединены с соответствующ ми первыми

0 входами блока сравнени  и вторыми

входами второго регистра, третий вход которого подключен к выходу триггера , выходы второго регистра соединены с соответствующими вторыми входа5 ми блока сравнени  и  вл ютс  вторыми выходами программатора, выход третьего элемента И  вл етс  третьим выходом программатора, выходы счетчика соединены с соотзетствутощими вторыми входами элементов сравнени  группы и  вл ютс  четвертыми выходами программатора , выход второго элемента И-НЕ подключен к второму входу счетчика и  вл етс  п тым выходом программатора , третий выход распределител  подключен к вторым входам пер- вого и второго элементов К-НЕ и  вл етс  шестым выходом программатора .

0

5

ННф,

1 О 1 1 1

I

9UZ.2

.s(f(r)o

1 I

01 01 о 00

r-i

ч тн I

Тактовый интерВад

I I I I I I I

Фиг.З

а Ячейка

Разр ды г 1

tt(

ТантоВый интерва 

I I

i М I I I i i I I i I i

тактов ш инте/овал

Разр ды

г 1

о

.

Фиг.5

I I M I I M I i {

Фиг. 6