SU1180927A1 - Коррел тор - Google Patents

Abstract

1. КОРРЕЛЯТОР, содержащий (h + .1)разр дный счетчик, выходы младших разр дов которого соединены с соответствующими адресными входами блока посто нной пам ти и первого блока пам ти, выход (п -1)-го разр да счетчика соединен с входом переключени  режима первого сумматора , вход счетчика объединен с входом синхронизации первого сумматора , с входом управлени  записью первого блока пам ти и подключен у. выходу генератора тактовых импульсов , выходы -X разр дов счетчика (где i п -т , п -1) соединены с соответствующими младшими адресными входами записи второго блока пам ти, вход управлени  записью которого подключен к выходу (п-т-1)-го разр да счетчика, старшие адресные входь записи и чтени  второго блока пам ти соответственно подключены к пр мому и инверсному выходам п -го разр да счетчика , младшие адресные выходы чтени  второго блока пам ти подключены к соответствующим выходам блока посто нной пам ти, выход второго блока пам ти соединен с первым информационным входом первого сумматора , второй информационный вход ко- % торого подключен к выходу первого блока пам ти, отличающийс  . тем, что, с целью расширени  функциональных возможностей за счет одновременной работы с двум  . опорными сигналами, в него введены второй сумматор, регистр и блок сглаживани , вход синхронизации которого подключен к выходу (п-1)го разр да счетчика, информацион (/) ный вход блока сглаживани  подключен к выходу первого блока пам ти , выход блока сглаживани   вл етс  выходом коррел тора, выход первого сумматора соединен с информационным входом регистра, управл ющий вход которого подключен к выходу генератора тактовых импульсов , выход регистра соединен с информационным входом первого блока пам ти, выход второго сумматора соединен с информационным входом второго блока пам ти, управл ющий вход и информационные входы второго сумматора  вл ютс  соответствующими разр дными информационными входами коррел тора. 2. Коррел тор по п. 1, отличающийс  тем, что блок сглаживани  содержит сумматор, компаратор и регистр, вход синхронизации которого  вл етс  входом синхронизации блока, информационный вход регистра объединен с первым инфор

Description

мационным входом сумматора, перв.ым входом компаратора и  вл етс  информационным входом блока, выход регистра соединен со вторым информационным входом сумматора и вторым входом компаратора, выход которого соединен с управл ющим входом сумматора вход которого  вл етс  выходомблока..

Изобретение относитс  к специализированным средствам вычислительной техники и может быть использовано в системах автоматического управлени  дл  обнаружени  опорных частотно-модулированных сигналов в анализируемом случайном сигнале.

Цель изобретени  - расширение функциональных возможностей за счет одновременной работы с двум  опорными сигналами.

На фиг. 1 представлена структурна  схема коррел тора; на фиг. 2 структурна  схема блока сглаживани ; на фиг. 3 - процесс формировани  констант опорных сигналов.

Коррел тор содержит счетчик 1, блок 2 посто нной пам ти, первый 3 и второй 4 блоки пам ти, первьй регистр 5, первый 6 и второй 7 сумматоры , генератор 8 тактовых импульсов и блок 9 сглаживани , который содержит регистр 10, компаратор 11 и сумматор 12.

Последовательность значений вход ного сигнала х pj (xoXt ... х), где j О, (М-1), г О, 1,2,..., подаетс  на вход устройства, причем младшие разр ды входных чисел поступают на соответствующие информационные входы сумматора 7, а старший разр д X );,, - на вход управлени  сумматора 7, выход которого подключен к информационном входу второго блока 4 пам ти, управл ющий вход и адресные входы которого подключены соответственно к выходам счетчика 1 и блока 2 посто нной пам ти , адресные входы которого объединены с адресными входами первого блока 3 пам ти и соответственно соединены с выходами п младших разр дов счетчика 1, выход (п-1)-го разр да которого подключен к входу переключени  режима сумматора 6 и входу синхронизации

регистра 10, а вход счетчика 1 соединен с выходом генератора 8 тактовых импульсов, входом синхронизации регистра 5 и управл ющим входом блока 3 пам ти, информационный вход которого через регистр 5 подключен к выходу первого сумматора 6, первый информационный вход которого соединен с выходом блока А пам ти , а второй информационный вход сумматора 6 подключен к выходу блока 3 пам ти, информационному входу регистра 10 блока сглаживани , первому , входу компаратора 11 и первому информационному входу сумматора 12, вход которого соединен с выходом компаратора 11, управл ющий второй вход которого подключен к выходу регистра 10 и второму информационному входу сумматора 12, вход синхронизации регистра 10  вл етс  входом синхронизации блока, вЬкод компаратора соединен с управл ющим входом сумматора 12, выход которого  вл етс  выходом блока 9 сглаживани .

Коррел тор работает следующим образом.

В четные (т +1)-разр дные  чейки пам ти блока 2 посто нной пам ти записьшаютс  N чисел В,- (Ъд, Ъ, ..., bm)2 , характеризующих опорный сигнал у sin t2ir Ft + (t)3 , a в нечетные  чейки - N чисел Bj (Ь , Ь, .. . Ьщ )г соответствующих опорному сигналу б)г 2nFt+ S(t). Дл  формировани  чисел в опорные сигналы длительности Т квантуютс  по времени с частотой f, , где fo - частота следовани  импульсов с выхода генератора 8 тактовых импульсов. Полученные отсчеты опорных сигналов разбиваютс  на N блоков по М 2 ординат. Эти ординаты квантуютс  на два уровн :

J(,npMy(M;tjVt.i)(AA-4JtO/{,i о .R остальных случа х

l,npM2(M;.j)/i,5;(M;+jtO/{,z;;

0 - и о.стальных случа х

Если у,- 1 (2- 1), то j . ( Ьо Ь, ... Ь., )j,bfn 1 . Если в i-oM блоке все числа () равны то В; 0. Процесс формированулю , „,

ни  чисел В-- г. ,, , и В:„ , которые характеризуют наличие и расположение

максимумов опорных частотно-модул рованных сигналов в | -м блоке,

дл  М 8, {, 8 F изображен на

фиг. 3.

Исследуемому центрированному случайному сигналу -AUo X А UQ , где д -1, соответствует двоичный код X ( , .. . XK,,) . .

Во втором сумматоре 7 формируютс  числа

Гх-А-1, I

.1 Гх-А-1. при X 6 А, 1 Х-А, I при X 7 А.

Режимы работы сумматора 7 задаютс  значением старшего разр да двоичного числа X. Такое преобразование информации позвол ет перевести входные числа в дополнительный код, что исключает выполнение операций вычитани  в устройстве и дает возможность совместить два метода вычислени : знаковый при /X(t)/(Jg , и релейный при других X, что позвол ет обнаруживать малые сигналы без увеличени  разр дности входных чисел. В таблице приведены значени  чисел X и X при к 3.

1809274

Значение X записываетс  с частотой fj во второй блок 4 пам ти, который содержит 2М к-разр дных  чеек пам ти. Одновременно из зто5 го блока производитс  чтение информации с частотой QQ ,, при зтом М/{, 2N Так как старшие адресные входы записи и чтени  блока А пам ти подключены соответственно 10 к пр мому и инверсному выходам

П-го разр да счетчика 1, то запись и чтение производитс  поочередно из разных половин блока 4 пам ти. Константы В|, поступа  с выхода блоf5 ка 2 посто нной пам ти на младшие адресные входы чтени  блока 4 пам ти , считывают из  чеек пам ти значени  Х|.д, т.е. на выходе блока 4 пам ти однотактной -операцией формируютс  суммы

20

М-1

(4-)j

X

J

Sb() )i nH -N25

в первом сумматоре 6 формируютс  частичные суммы

30

ЧП1Ч-0

S

УЧ

«U-i) + С.

S

zrffi-ll rfu-it ) .

которые записываютс  соответственно в четные и нечетные  чейки первого блока 3 пам ти, причем номер

5 четной или нечетной  чейки пам ти совпадает с номером частичной суммы , расположенной в ней. При добавлении слагаемого к частичной сумме

0 . с номером о она перемещаетс  в  чейку блока 3 пам ти с номером ( + 1), равному количеству слагаемых в частичной сумме. Блок 3 пам ти работает в режиме чтени , когда выходные импульсы генератора 8

5 тактовых импульсов ТИО 1, ив режиме записи при нулевых значени х этих импульсов. Считанна  из блока 3 пам ти информаци  сохран етс 

0 на его выходах до прихода следующего тактового импульса. Отрицательный фронт импульса ТИО записывает информацию с выхода первого сумматора 6 в регистр 5. За один цикл вычислени  (2N тактов) в пер5 вом сумматоре 6 к каждой частичной сумме добавл етс  одно слагаемое. За :зто врем  в блок 4 пам ти запи5 сьгоаетс  М значений входного сигнала . Каждьй цикл вычислени  начинаетс  приходом импульса с выхода ()-го разр да счетчика 1 на вход синхронизации блока 9 сглаживани  и вход переключени  режима первого сумматора 6. В нулевой и первый такты вычислени  информаци  с выхода первого блока 3 пам ти фиксируетс  в регистре 10, а выходные коды блока А пам ти поступают непосредственно на вход регистра 5. В остальные такты вычислени  первый сумматор 6 работает в режиме сложени  кодов. Частичные суммы, содержащие N слагаемых, пропорциональны оценкам взаимных коррел ционных функций исследуемого и опорных частотно-модулированных сигналов: ( / -|fi блоке 9 сглаживани  формирует .с  сумма + й,5 Sg при S S, 0,5 S + Sgp при Sy, S Режим работы сумматора 12 блока сглаживани  задаетс  выходным потен циалом компаратора 11.

«

Ж

iV

7

/7-//

/7

I Г 4

71

ЗЕ

АУ

JF

rin

n-ffh1 /

/7-/7Г

(Риг.1 76 Превьшение значений S заданного порога 5р  вл етс  критерием обнаружени  сигнала коррел ционным методом, причем значени  5 и 6 1 ,R , yij xz у чаютс  один от другого не более чем на 11,8%. Введение несложных элементов (двух сумматоров, двух регистров и компаратора) и новых соединений позвол ет одновременно вычисл ть оценки взаимной коррел ционной функции исследуемого сигнала с двум  опорными частотно-модулированньми сигналами. Если, например, Z(-t) у ( F ), то значение 5 пропорциональны ординатам огибающей взаимной коррел ционной функции xtj СЬ) что по сравнению с известным коррел тором позвол ет избежать пропаданий сигнала на выходе устройства при сдвиге фаз между сигналами у и z , равным it/2. Преобразование информации в суматоре . 7 дает возможность совмесить знаковый и релейный методы выислени , что расшир ет динамичесий диапазон исследуемого сигнала.

Фигг

(put.J

Claims (2)

1. КОРРЕЛЯТОР, содержащий (л + ί)-разрядный счетчик, выходы младших разрядов которого соединены с соответствующими адресными входами блока постоянной памяти и первого блока памяти, выход (л-1)-го , разряда счетчика соединен с входом переключения режима первого сумматора, вход счетчика объединен с входом синхронизации первого сумматора, с входом управления записью первого блока памяти и подключен

К выходу генератора тактовых импульсов, выходы « -х разрядов счетчика (где ϊ = η - m , и -1) соединены с соответствующими младшими адресными входами записи второго блока памяти, вход управления записью которого подключен к выходу ' (n-m-l)-ro разряда счетчика, старшие адресные входы записи и чтения второго блока памяти соответственно подключены к прямому и инверсному выходам л -го разряда счетчика, младшие адресные выходы чтения второго блока памяти подключены к соответствующим выходам блока постоянной памяти, выход второго блока памяти соединен с первым информационным входом первого сумматора, второй информационный вход которого подключен к выходу первого блока памяти, отличающийс я. тем, что, с целью расширения функциональных возможностей за счет одновременной работы с двумя опорными сигналами, в него введены второй сумматор, регистр и блок сглаживания, вход синхронизации которого подключен к выходу (п-1)го разряда счетчика, информационный вход блока сглаживания подключен к выходу первого блока памяти, выход блока сглаживания является выходом коррелятора, выход первого сумматора соединен с информационным входом регистра, управляющий вход которого подключен к выходу генератора тактовых импульсов , выход регистра соединен с информационным входом первого блока памяти, выход второго сумматора соединен с информационным входом второго блока памяти, управляющий вход и информационные входы второго сумматора являются соответствующими разрядными информационными входами коррелятора.

2. Коррелятор по п. 1, отличающийся тем, что блок сглаживания содержит сумматор, компаратор и регистр, вход синхронизации которого является входом синхронизации блока, информационный вход регистра объединен с первым инфор1180927 мационным входом сумматора, первым входом компаратора и является информационным входом блока, выход регистра соединен со вторым информа ционным входом сумматора и вторым входом компаратора, выход которого соединен с управляющим входом сумматора вход которого является выходом блока..·