SU1416981A1 - Устройство дл реализации быстрых преобразований - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при решении задач фильтрации и идентификации сигналов. Цель изобретени  - расширение функциональных возможностей путем вычислени  быстрых преобразований в базисах дискретных ортогональных функций по смешанному основанию. Поставленна  цель достигаетс  за счет того, что в состав устройства вход т блок пам ти 1, блок посто нной пам ти 2, арифметический блок 3, блок коммутаторов 4, регистр сдвига 5, счетный блок 6, счетчик итераций 7, коммутатор 8, блок элементов 9, генератор тактовых импульсов 10, адресной счетчик 11, сумматор 12, регистр 13, умножитель 14 и коммутатор 15, 2 ил. с S ел

Description

Ob

со 00

fpue.i

Изобретение относитс  к вычисли- тельной технике и может быть использовано при решении задач фильтрации и идентификации„сигналов.

Цель изобретени  - расширение функциональных возможностей устройства путем вычислени  быстрых преобразований в базисах дискретных ортогональных функций по смешанному ос- нованию.

На фиг,1 изображена структурна  схема устройства; на фиг.2 - схема счетного блока.

Устройство (фиг.1) содержит блок 1 15 гистр 5 сдвига со стороны младшего

разр да заноситс  1 со сдвигом р нее записанной информации в сторону старших разр дов.

(оперативной) пам ти, блок 2 посто нной пам ти, . арифметический блок 3, блок 4 коммутаторов, регистр 5 сдвига, счетный блок 6, счетчик 7 итераций, первый коммутатор 8, блок 9 элементов И, генератор 10 тактовых импульсов, адресный счетчик 11, сумматор 12, ре гистр 13 (хранени ), умножитель 14 (комплексных чисел) и второй коммутатор 15. На фиг.1 обозначены также входы Х1-Х4 устройства и выход У1 устройства.

Блок 6 (фиг.2) представл ет собой последовательную цепочку из п (п - в общем случае число основани ; в случае, когда основание одно дл  всех итераций, п ) пересчетных узлов .

Пересчетный узел содержит k-разр д-- ный двоичный счетчик 16 (k ммкс максимальное, из используемых в устройстве оснований), двоичный код на выходе которого выражает ную разр дную цифру в двоичном коде, и узел сравнени  на группе из k эле ментов исключающее ИПИ 17 и k-входо- вом элементе ИЛИ 18,

Устройство работает следующим образом .

При реализации быстрого преобразовани  в базисе дискретных экспоненциальных функций (ДЭФ) на входах XI„ Х2, Х4 устройства установлен код 101 На вход ХЗ поданы двоичные коды г,.

1:

Исходньй массив длительностью N занесен в инверсном пор дке. В исходном состо нии блок 6, счетчик 7 итераций , адресный счетчик 11, регистр 5 сдвига и регистр 13 хранени  обнулены .

Сери  импульсов с выхода генератора 10 поступает на счетный вход блока 6, на информационном выходе ко

торого формируетс  исходный двоично- г-ичный код, на выходе переноса - сигнал управлени  записью-считыванием блока 1 оперативной пам ти.

На управл ющем входе, коммутатора 8 задан нулевой код (элементы И блока 9 закрыты) и к счетному входу счетчика итераций 7 и тактовому входу регистра сдвига 5 подключен выход старшего г-ичного разр да блока 6. При этом на выходах двоичных разр дов счетчика 7. . итераций формируетс  двоичный код номера итерации, а в ре-

5 гистр 5 сдвига со стороны младшего

0 5

0

5 0

5

0

5

разр да заноситс  1 со сдвигом ранее записанной информации в сторону старших разр дов.

Сигналы с параллельного выхода регистра 5 сдвига, поступа  на управл ющие входы блока 4 коммутаторов, преобразуют исходный двоичный код с информационного выхода блока 6 в двоич- ньш код адреса записи и считывани  операндов дл  определенной итерации преобразовани .

На счетный вход адресного счетчика 11 поступают сигналы с выхода младшего разр да блока 6. На выходе адресного счетчика 11 в зависимости от номера итерации дл  данного смешанного основани  формируетс   дро дл  вычислени  с помощью сумматора 12 и регистра 13 хранени  кода. -адре-. са множителей, извлекаемых из блока 2 посто нной пам ти.

Считывание из блока 1 оперативной пам ти ос уществл етс  по низкому логическому уровню сигнала управлени  записью-считыванием, .поступающему с выхода блока 6, запись - по высокому уровню.

На j-й итерации преобразовани  умножитель 14 комплексных чисел в режиме считывани  производит умножение первых Г: операндов, извлекаемых из блока 1 оперативной пам ти, на множители , извлекаемые из блока 2 посто нной пам ти, полученные произведени  занос тс  в узел буферной пам ти арифметического блока 3.

В режиме записи арифметический блок 3 производит элементарные преобразовани  над полученными ранее произведени ми и заносит в блок 1 оперативной пам ти на место ранее извлеченных операндов новые операнды согласно алгоритму заме цени .

Экспоненциальные.множители хран тс  в блоке 2 посто нной Пам ти, отдельно синусы и косинусы, причем область , в которой хран тс  множители дл  выбранных г , г ... г, определ етс  управл юсщм входом блока 2 посто нной пам ти, комплексные операнды хран тс  в блоке 1 оперативной пам ти отдельно как значени  их действительной и мнимой частей.

Регистр 13 хранени  обнул етс  переходом сигнала записи-считывани  из низкого логического уровн  в высо- кий.

После записи в блок 1 оперативной пам ти первых г- новых операндов производитс  считывание очередных операндов и занесение в арифметический блок 3 г- произведений операндов на соответствующие им экспоненциальные множители, извлекаемые из блока 2

посто нной пам ти, после чего в арифметическом блоке 3 производ тс  элементарные , преобразовани  и в блок 1 25 оперативной пам ти занос тс  очередные Ti новых операндов на место ранее извлеченных.

После окончани  первой итерации сигналом старшего разр да блока 6 в регистре 5 сдвига происходит сдв.иг информации в сторону старших разр дов с занесением 1 в младший разр д, содержимое счетчика 7 итераций увеличиваетс  на единицу, второй коммутаПри выполнении преобразовани  в базисе УВПФ работа устройства отличаетс  от работы устройства при выполнении преобразовани  в базисе ВПФ тем, что количество выполн емых элементарных преобразований уменьшаетс  с увеличением номера итерации. Это осуществл етс  следующим образом. Двоичный код с выхода счетчика 7 ите раций через блок 9 элементов И (на вход Х2 подана 1) поступает на уп равл ювщй вход первого коммутатора 8 В результате на первой итерации к тактовым входам регистра 5 сдвига и счетчика 7 итераций подключен выход старшего разр да блока 6. На последующих итераци х номер разр да блока 6, выход переноса которого коммутатором 8 подключаетс  к тактовым входам регистра 5 сдвига и счетчика 7

30

тор 15 мен ет двоичные коды оснований итераций, уменьшаетс  на единицу от

дл  каждого разр да блока 6 и устрой ство переходит к выполнению следующей итерации преобразовани .

При реализации быстрого преобразовани  в базисе функций Виленкина- Понтр гина (ВПФ) на входах XI, Х2, Х4 устройства устанавливаетс  код 000.

Исходный массив длительностью N занесен при этом в блок 1 оперативной пам ти в пр мом пор дке.

Таким образом, при выполнении преобразовани  в базисе ВПФ работа устройства отличаетс  от работы при вы- полнении преобразовани  в базисе ДЭФ только пор дком расположени  исходной информации в блоке 1 оперативной пам ти , отсутствием операции умножени  на экспоненциальные множители в режиме считьгоани  и работой регистра 5 сдвига.

В данном случае в исходном состо нии разр ды регистра 5 сдвига уста-..

10

15

25

169314

навливаютс  в состо ние 1, причем в старший разр д регистра по приходу тактового импульса на тактовый вход осуществл етс  запись нулевой информации со сдвигом ранее записанной информации в сторону младших разр дов.

При реализации быстрых преобразований в базисе функций усеченного преобразовани  Биленкина-Понтр гина (УВПФ) на входах Х1, Х2, Х4 устройства установлен код 010. Исходный массив длительностью N занесен в блок 1 оперативной пам ти в пр мом пор дке .

При выполнении преобразовани  в базисе УВПФ работа устройства отличаетс  от работы устройства при выполнении преобразовани  в базисе ВПФ тем, что количество выполн емых элементарных преобразований уменьшаетс  с увеличением номера итерации. Это осуществл етс  следующим образом. Двоичный код с выхода счетчика 7 итераций через блок 9 элементов И (на вход Х2 подана 1) поступает на уп- равл ювщй вход первого коммутатора 8. В результате на первой итерации к тактовым входам регистра 5 сдвига и счетчика 7 итераций подключен выход старшего разр да блока 6. На последующих итераци х номер разр да блока 6, выход переноса которого коммутатором 8 подключаетс  к тактовым входам регистра 5 сдвига и счетчика 7

20

30

итерации к итерации.

Claims (1)

1. Формула изобретени 

   Устройство дл  реализации быстрых преобразований, содержащее блок пам ти , блок посто нной пам ти, умножитель , арифметический блок, блок ком

   мутаторов, сумматор, регистр, регистр сдвига, первый коммутатор, счетный блок, блок элементов И, счетчик итераций и генератор тактовых импульсов, первый выход которого подключен к входам обнулени  регистра и арифметического блока и счетному входу счетного блока, выход переноса которого подключен к тактовому входу регистра , входу синхронизации приема информации арифметического блока и входу управлени  записью-считыванием блока пам ти, выход которого подключен к nepBONry входу умножител , вы- ..ход которого подключен к информационному входу арифметического блока.

   ныход которого  вл етс  информационным выходом устройства и подключен к информационному входу блока пам ти, адресньй вход которого подключен к выходу блока коммутаторов, информа- ционньй вход которого подключен к Информационному выходу счетного блока , выходы младшего и старшего разр дов которого подключены соответ- йтвенно к первому и второму информационным входам первого коммутатора, выход которого подключен к счетному входу счетчика итераций и тактовому ВХОДУ регистра сдвига, выход которо- го подключен к управл ющему входу блока коммутаторов, информационный чыход счетчика итераций подключен к Первому входу блока элементов И, выход которого подключен к управл юще- му входу первого коммутатора, инфор- 1 ационный вход регистра сдвига  вл етс  входом задани  режима устройства , первьм тактовым входом которого  вл етс  второй вход блока элементов И, выход регистра подключен к первому входу сумматора и адресному входу блока посто нной пам ти, выход которого подключен к второму входу умножител  вход синхронизации которого  вл етс  вторым тактовым входом устройства , вход управлени  считыванием блока посто нной пам ти соединен с

   Фиг. г

   входом синхронизации сумматора и  вл етс  третьим тактовым входом устройства , второй выход генератора тактовых импульсов подключен к входу синхронизации вьщачи информации арифметического блока, отличающеес  тем, что, с целью расширени  функциональных возможностей путем вычислени  быстрых преобразований в базисах дискретных ортогональных функций по смешанному основанию, в него введены второй коммутатор и адресный счетчик, информационный выход которо- , го, подключен к второму входу сумматора , информационный выход счетчика итераций подключен к первому информационному входу второго коммутатора, первый и второй выходы которого объединены и подключены к информационному входу счетного блока, выход мпадшего разр да которого подключен к счетному входу адресного счетчика, информационный вход которого соединен с вторым информационным входом второго коммутатора и подключен к выходу регистра сдвига, установочный вход адресного счетчика соединен с управл ющим входом второго коммутатора и подключен к третьему тактовому входу устройства , второй выход второго коммутатора подключен к входу синхронизации вычислений арифметического блока.