SU1569847A1

SU1569847A1 - Устройство дл быстрого действительного преобразовани Хартли-Фурье

Info

Publication number: SU1569847A1
Application number: SU884473106A
Authority: SU
Inventors: Сергей Николаевич Демиденко; Олег Владимирович Малашонок; Эдуард Брониславович Куновский; Евгений Моисеевич Левин
Original assignee: Институт Технической Кибернетики Ан Бсср
Priority date: 1988-08-10
Filing date: 1988-08-10
Publication date: 1990-06-07

Abstract

Изобретение относитс к области цифровой вычислительной техники и может быть использовано в системах и устройствах цифровой обработки информации дл преобразовани временной последовательности действительных отсчетов входного сигнала в частотную и обратно частотной последовательности во временную. Цель изобретени - упрощение устройства. Цель достигаетс за счет того, что в состав устройства вход т блок 1 синхронизации, счетчик 2 адреса, блок 3 посто нной пам ти, счетчик 4 адреса, входной регистр 5, регистр 6, входной регистр 7, блок 8 пам ти, умножители 9, 10, коммутаторы 11, 12, сумматор-вычитатель 13, выходной регистр 14, коммутатор 15, информационный вход 16, информационный выход 17 и соответствующие св зи между узлами устройства. 2 ил.

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано в системах и устройствах цифровой обработки информации для преобразования временной последовательности действительных отсчетов входного 'сигнала в частотную и обратночастотной последовательности во временную.

Цель изобретения - упрощение устройства.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 граф алгоритма Хартли - Фурье для размерности массива данных N = 16.

Устройство содержит блок 1 синхронизации, счетчик- 2 адреса, блок 3 постоянной памяти, счетчик 4 адреса, входной регистр 5, регистр б (констант), входной регистр 7, блок 8 (оперативной) памяти, умножители 9 и 10, коммутаторы 11 и 12, сумматорвычиФатель 13, выходной регистр 14, коммутатор 15, информационный вход 16 и информационный выход 17.

Выполнение гармонического преобразования включает четыре этапа: ввод исходной информации, вычисление коэффициентов Хартли, преобразование коэффициентов Хартли в коэффициенты Фурье, вывод результатов преобразования.

На этапе используются только блок 1 синхронизации,· счетчик 4 адреса, блок 8 оперативной памяти и коммутатор 15. По сигналу с выхода блока 1 синхронизации на управляющий вход коммутатора 15 последний производит подключение входа устройства 16 к информационному входу блока 8 оперативной памяти. Счетчик 4 адреса формирует и последовательно передает на адресный вход блока 8 оперативной памяти двоично-инверсную последовательность адресов, по которой в блоке 8 оперативной памяти записывается исходная информация и тем самым выполняется шаг R преобразования в соответствии со схемой (фиг. 2).

Этап вычисления коэффициентов Хартли включает·в себя два вида процедур. Первая процедура не содержит операций умножения и реализуется при выполнении первых двух шагов алгоритма преобразования Хартли и на последних подшагах (подшагах ¢2 ) его последующих ша_гов.

Блок 1 синхронизации по своему первому выходу формирует сигналы, по которым счетчик 4 адреса последовательно формирует пару адресов операндов, участвующих в данный момент в преобразовании. Первый операнд, считанный из блока 8 оперативный памяти по адресу из. счетчика 4 адреса, по сигналу выхода блока 1 синхронизации записывается во входной регистр 5, второй операнд по сигналу с выхода блока 1 синхронизации - во входной регистр 7. С выхода входного регистра 5 первый операнд через коммутатор 11, управляемый с седьмого выхода блока 1 синхронизации, поступает на вход сумматора-вычитателя 13.. Управляющий сигнал по выходу блока 1 синхронизации задает на сумматоре-вычитателе 13 выполнение операции вычитания значения, приходящего на вход от коммутатора 12, из значения, приходящего на другой вход. Результат вычитания по сигналу с выхода блока 1 синхронизации записывается в регистр 14. Далее операции протекают параллельно. Значение сигнала с выхода регистра 14 через коммутатор 15, управляемый с выхода блока 1 синхронизации, поступает на информационный вход блока 8 оперативной памяти и под управлением сигнала Запись-считывание, приходящего с выхода блоI ка 1 синхронизации, записывается в блок 8 оперативной памяти по адресу второго операнда, установленному на выходе счетчика 4 адреса. Одновременно блок 1 синхронизации переводит сумматор-вычитатель 13 в режим суммирования и через время, необходимое для завершения переходных процессов в сумматоре-вычитателе 13, управляет записью результата суммирования в выходной регистр 14. К этому времени уже завершается цикл записи в блок 8 памяти предыдущего операнда и в следующем такте блок 1 синхронизации выдает по своему выходу сигнал на счетчик 4 адреса для выработки последним адреса первого операнда, и управляет записью информации в блок 8 оперативной памяти. Таким образом, выполняя преобразование на первых двух шагах алгоритма Хартли и на последних подшагах (подшагахοό) его последующих шагов, устройство реализует вычисление б.аб очки без умножения в соответствии с выражен:.

_afn->1 ( _bih₊il а όν+OioL

где

Гт j

Ini i

» a.^(nl + = β'ί^’λΡ _ _a (”*'). β “ ^a ί a Ή bf ;

ь

4· b ¹ значения операндов с номерами i (первых операндов в соответствующих парах) на η-м и (п+1)-м шагах выполнения алго-

ритма преобразования Хартли, п= ,(им) ¹» ^{2 5} b j - значения операндов с номером j (вторых операндов в парах) соответственно на шагах η и (п+1) выполнения алгоритма преобразования

Хартли, п=1, 2; значения операндов с номерами i соответственно на подшагах (X. и β (п+1)-х шагов' выполнения алгохода блока 1 синхронизации счетчик 2 адреса формирует и подает на блок 3 постоянной памяти код адреса требуемых, тригонометрических коэффициентов. Значения коэффициентов считываются из блока 3 постоянной памяти и фиксируются в регистре 6 констант по сигналу с выхода блока 1 синхроннзаIQ ции. Длина слова блока 3 постоянной памяти и соответственно длина регистра 6 констант в два раза превышает длину слова остальных блоков устройства, так как в нём содержатся коды 15 двух коэффициентов - синусного и косинусного. Затем по сигналу с выхода блока 1 синхронизации счетчик 4 адреса задает в блок 8 оперативней памяти код, по которому из него в соот20 ветствии с сигналом с выхода блока 1 синхронизации считывается второй операнд. Данный операнд фиксируется во входном регистре 7 по тактовому сигналу с выхода блока 1 сивхрониза25 ции.Одновременно блок 1 синхронизации по своему выходу управляет коммутаторами 11 и 12 таким образом, что выходы умножителей 9 и 10 подключаются к входам сумматора-вычитателя 30 13, который под управлением сигнала с выхода блока 1 синхронизации переритма преобразования Хартли, η = (n+t), β ⁼ 3,...,к;

b j , b j - значения операндов с номерами j ключается в режим выполнения операции .вычитания . Из операнда, приходящего на второй вход блока 13, вычитается операнд, приходящий на его первый вход. В первой части слова, считанного из блока 3 постоянной пасоответственно на подшагах rf и (3 (п+1)-х шагов вымяти и хранимого в регистре 6 конполнения алгоритма преобразования Хартли, η = 3,...,к;

к = log^ N, где N - размерность входной последовательности.

Вторая процедура содержит операции умножения на тригонометрические коэффициенты и реализуется на всех стант, содержится значение синусного коэффициента, которое,как описано, поступает в качестве сомножителя на умножитель 9. Во второй части слова, хранимого в регистре 6 констант, содержится значение косинусного коэф45 фициента, который поступает в качестве сомножителя на умножитель 10. По

I · окончании переходных процессов в умножителях 9 и 10 и сумматоре-вычитателе 13 на выходе последнего формирушагах алгоритма, исключая первые два. 5Q Здесь по сигналу с выхода блока 1 синхронизации счетчик 4 адреса задает в блок 8 оперативной памяти код, по которому из него по сигналу с выхода блока 1 синхронизагдш считывается превый операнд и фиксируется вовходном регистре 5 в соответствии с сигналом с выхода блока 1 синхронизации. Одновременно по сигналу с выется вычисленное значение второго операнда, которое под управлением сигнала с выхода блока 1 синхронизации фиксируется в выходном регистре 14. Что. коммутаторы 1 1 и 12 в тече55 ние всех подшагов β алгоритма преобразования Хартли, а коммутатор 15 в течение реализации всего алгоритма преобразования Хартли своего состояния не изменяют и устанавливаются один раз в начале выполнения подшага (5 и алгоритма преобразования соответственно .

После фиксации в регистре 14 .результата вычисления второго операнда в соответствии с выражением .Μ,β ^bj где s;

(2) коэф^с блок 1 = sin( -·ή-- ) - синусный ₂^_k фициент;

= cos (---^—) - косинусный коэффициент, синхронизации задает считыва10 ние новой пары операндов и запись их во входных регистрах 5 и 7 соответ15 ственно. Однако теперь первым считывается операнд и фиксируется во входном регистре 5, а вторым считывается операнд а V¹¹ и фиксируется во входном регистре 7. Затем блок 1 синхронизации вырабатывает управляющие сигналы на счетчик 4 адреса и на блок 8 оперативной памяти. Тем самым 25 обеспечивается запись в блок 8 оперативной памяти вычисленного и хранимого в регистре 14 значения второго операнда.

В конце этого такта после завершения переходных процессов в умножителях 9 и 10 и сумматоре-вычитателе 13 значение операнда, вычисленное в соответствии с выражением

I фиксируется в 1'4 по сигналу хронизации.

+ =,^ΙΙιΊΓ^η ^а, ^ск (3) промежуточном регистре с выхода блока 1 синВ следующем такте работы блок 1 синхронизации обеспечивает запись хранимого в регистре 14 вычисленного значения первого операнда в блок 8 оперативной памяти через коммутатор 15. Таким образом,обеспечивается работа устройства при реализации второй процедуры алгоритма преобразования Хартли.

На этапе преобразования коэффициентов Хартли в коэффициенты Фурье выполняются операции сложения,'вычитания и деления на два. Реализацию операции деления осуществляет коммутатор 15 путем выполнения сдвига приходящей на вход информации на один разряд вправо.

По сигналу с выхода блока 1 синхронизации счетчик 4 адреса формирует код, адреса коэффициента Хартли.

По данному коду из блока 8. оперативной памяти по сигналу с выхода блока 1 синхронизации записывается во входной регистр 7. Затем аналогично переписывается второй коэффициент Хартли из блока 8 оперативной памяти в регистр 5. Одновременно с формированием управляющего сигнала на счетчик 4 адреса для выбора первого коэффициента Хартли блок 1 синхронизации управляет коммутаторами 11 и 12 таким образом, что они подключают на входы сумматора-вычитателя 13 выходы входных регистров 5 и 7. Кроме того, в этом такте сумматор-вычитатель 13 по сигналу с выхода блока 1 синхронизации устанавливается в режим вычитания, а коммутатор 15 - в режим сдвига данных по команде с выхода блока 1 синхронизации. В конце второго Такта работы, когда будет считан второй операнд и завершится, переходный процесс в сумматоре-вычитателе 13, данные с последнего по сигналу с выхода блока 1 синхронизации запишутся в регистр 14. Далее операции протекают параллельно. Информация с регистра 14 переписывается в блок 8 оперативной памяти, а сумматор-вычитатель переключается в режим сложения. Таким образом, к концу третьего такта работы один из коэффициентов Фурье будет записан в блок 8 оперативной памяти, а другой зафиксирован в регистре 14. В четвертом такте работы блок 1 синхронизации обеспечит управление перезаписью в блок 8 оперативной памяти значения второго коэффициента Фурье. Приведенные операции в соответствии * со схемой алгоритма, представленной на Фиг. 2, повторяются (Ν/2-1) раз.

ι *'

На этапе вывода результатов используются только блок 1 синхронизации, счетчик 4 адреса и блок 8 оперативной памяти, подключенный к выходу 17. По сигналам с выхода блока 1 синхронизации счетчик 4 адреса формирует и передает в блок 8 оперативной памяти последовательность кодов адресов, по которым с последнего считываются на выход 17 устройства значения коэффициентов преобразования.

Claims

Формула изобретения

Устройство для быстрого действительного преобразования Хартли Фурье, содержащее л.-к к синхронизации.

9 1 569( блок постоянной памяти, два счетчика адреса, два входных регистра, регистр^ выходной регистр, три коммутатора, два умножителя, сумматор-вычитатель и блок памяти, выход котрого является информационным выходом устройства и подключен к информационным входам первого и второго входных регистров, первый выход блока синхронизации подключей к счетному входу первого счетчика адреса, информационный выход которого подключен к адресному входу блока постоянной памяти, выход которого подключен к информационному входу регистра, первый и второй выходы которого подключены к первым входам соответственно первого и второго умножителей, второй выход блока синхронизации подключен к счетному jq входу второго счетчика адреса, информационный выход которого подключен к адресному входу блока памяти, информационный вход которого подключен к выходу первого коммутатора, первый 25 информационный вход которого является информационным входом устройства, управляющий вход первого коммутатора подключен к третьему выходу блока синхронизации, четвертый выход кото- jq рого подключен к входу управления записью-считыванием блока памяти, пятый выход блока синхронизации подключен к тактовому входу первого входного регистра, выход которого подключен к второму входу первого умно »7 ^1и жителя, тактовый вход регистра подключен к шестому выходу блока синхронизации, седьмой выход которого подключен к тактовому входу второго входного регистра, выход которого подключен к второму входу второго умножителя и к первому информационному входу второго коммутатора, выход которого подключен к первому информационному входу сумматора-вычитателя, управляющий вход которого подключен к восьмому выходу блока синхронизации, девятый выход которого подключен к тактовому входу выходного регистра, выход второго умножителя подключен к второму информационному входу второго коммутатора, управляющий вход которого соединен с управляющим входом третьего коммутатора и подключен к десятому выходу блока синхронизации, отличающее^ с я тем, что, с целью упрощения устройства, выход первого входного регистра подключен к первому информационному входу третьего коммутатора, выход которого подключен к второму информационному входу сумматора-вычитателя, выход которого подключен к информационному входу выходного регистра, выход которого подключен к второму информационному входу первого коммутатора, а выход первого умножителя подключен к второму информационному входу третьего коммутатора.

S5 да да да *ξχ