SU752347A1 - Устройство дл вычислени коэффициентов обобщенных дискретных функций - Google Patents

Description

1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе автоматизированного комплекса обработки данных экспериментальных исследований.

Известно устройство дл  вычислени  коэффициентов Фурье, содержащее блок ввода ординат, генератор опор-ной частоты, блок формировани  кодов аргументов, реверсивные счетчики , источник эталонного напр жени , два функциональных преобразовател  и блок задержки И .

Недостатком этого устройства  вл етс  низкое быстродействие.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  реализации алгоритма быстрого преобразовани  Фурье, содержащее основной блок пам ти, счетчик адреса и арифметический блок, выход которого соединен с информационным входомосновного блока пам ти, выход которого соединен с первым входом арифметического блока, деишфратор адреса, делитель частоты и преобразователь .напр жени  в код 2.

Недостатком устройства  вл етс  то, что оно позвол ет вычисл ть только коэффициенты дискретного преобразовани  Фурье.

Цель изобретени  - расширение функциональных возможностей устройства за счет вычислени  коэффициентов обобщенных дискретных функций в области определени  N р, где

10 Ь и m - произвольные целые .

поставленна  цель достигаетс  тем, что в предложенное устройство дл  быстрого вычислени  коэФФициен15 тов обобщенных дискретных,функций, содержащее основной блок пам ти, счетчик адреса и арифметический блок, выход которого соединен с информационным входом основного

20 блока пам ти,выход которого соединен с первым входом ариф1 ютического блока, дополнительно введены блок формировани  адреса, дополнительный блок пам ти, коммутатор и блок вычислени   дра обобщенной функции, содержащий счетчик весовых коэффициентов , умножитель, преобразователь двоичного кода в код по модулю р и пам ть  дра, выход которой

30 iсоединен со VBTOPHM входом арифметичесного устройства, а вход - через преобразователь двоичного кода в код по модулю р подключен к выходу умножител , первый вход которого подключен к выходу счетчика адреса, а второй - соединен с выходом счетчика весовых коэффициентов, первый вход которого  вл етс  входом значени  р, а второй - соединен с выходом сигнала переполнени  счетчика адреса и перв.ым входом коммутатора , второй вход которого

соединен со входом синхронизации устройства, счетным и ходом счетчика адреса и разрешающим входом дополнительного блока пам ти, управл ющий вход коммутатора подключен к пвому выходу блока формировани  адре и входу выбора операции дополнительного блока пам ти, адресный вход которого подключен к выходу счетчика адреса, первый вход арифметическго блока подключен к выходу и информационному входу дополнительного блока пам ти, выход коммутатора подключен ко входу блока выработки адрса и через линию задержки - к разрешающему входу основного блока пам ти , адресный вЯод и вход выбора операции которого соединены соответственно со вторьи-л и третьим выходами блока формировани  адреса.

На чертеже представлена блок-схема устройства.

Схема содержит блок 1 формировани  адреса, основной блок 2 пам ти , дополнительный блок 3 пам ти, арифметический блок 4, коммутатор 5, линию 6 задержки, адресный счетчик 7 и блок 8 вычислени   дра обобщенных дискретных функций, выход 9 блока формировани  адреса, первый вход 10 арифметического блока, в.ыход 11 арифметического блока, первый вход 12 блока вычислени   дра, его выход 13, второй вход 14 арифметического устройства, второй вход 15 блока вычислени   дра, выходы 16 и 17 блока формировани  адреса, вход 18 блока формировани  адреса, вход 19 синхронизирующего сигнала устройства.

Блок формировани  адреса, в частности, может содержать счетчик 20 по модулю , триггер 21, счетчик 22 по модулю S, блок 23 умножени  на модуль S, схему 24 умножени  на модуль Р, блок 25 умножени  модулей, сумматора 26 и 27, двоичный счетчик 28 микрошагов, счетчик 29 по модулю Q и блок 30 вычислени  модул  S, при этом счетный вход счетчика 20 по модулю .р соединен со входом блока формировани  адреса, а выход сигналапереполнени  счетчика 20 по модулю Р соединен со счетным входом триггера 21, инверсный выход которого соединен со счетным-входом счетчика 29

по модулю Q и со счетным входом счетчика 22 по модулю S, информационный выход которого соединен с одним из входов первого сумматора 26 а выход сигнала переполнени  счетчика 22 по модулю S соединен со счётным входом двоичного счетчика 28 микрошагов, информационный выход которого соединен со входом блока 24 умножени  на модуль Р, выход которого соединен с первым входом блока 25 умножени  модулей. Информационный выход счетчика 20 по модулю Р соединен с первым входом блока 23 умножени  на модуль S, выход которой соединен со вторым входом первого сумматора 26, выход которого соединен с первым входом второг сумматора 27, выход которого соединен со вторым выходом блока формировани  адреса, выход сигнала переполнени  счетчика 29 по модулю Q соединен со входом установки в ноль двоичного счетчика 28 микрошагов и со входом блока 30 вычислени  модул  S, выход которого соединен со вторым входом блока 25 умножени  модулей, со входом установки счетчика 22 по модулю S и со вторым входом блока 23 умножени  на модуль S, входы 31 устройства  вл ютс  входами в двоичном коде значений модул  Р, вход 32 - значений- .модул  Q.

Блок вычислени   дра обобщенной дискретной функции содержит счетчик 33 весовых коэффициентов, умножитель 34, преобразователь 35 двоичного кода в код по модулю Р, пам ть 36  дра.

Арифметический блок состоит из последовательно соединенных блоков 3 умножени  комплексных чисел и накапливающего сумматора-вычитател  38

Работа устройства происходит следующим образом.

Предварительно задаютс  все начальные услови , а именно: на входы 31 всех устройств выполн ющих операции по модулю подаетс  в двоичном коде значение модул  Р, через информационный вход в запоминающее устройство 36 блока вычислени   дра занос тс  все значени  амплитуд, представленные в двоичном коде, которые могут принимать ббобщенные. дискретные функции при данном Р, причем номера  чеек блока 36 совпадают с номерами занесенных в них значений амплитуд. На вход 32 подаетс  значение модул  Q р . В основной блок 2 пам ти занос тс  ординаты реализации исследуемого процесса, причем адреса  чеек совпадают с номерами занесенных в них ординат реализации.

Claims (2)

1. В исходном состо нии все счетчики устройства установлены в нуль. ТатхэвЦе импульсы со входа 19 поступают через коммутатор 5 на счетный вход 19 счетчика 20 по модулю (Р блока 1 формировани  адреса. При поступ лении первых Р - 1 тактовых импульсов на информационном выходе счетчика 20 по модулю Р формируетс  цифрова  последовательность, котора  подаетс  на первый вход блока 23 умножени  на модуль, на второй вход которого в этот момент с выхода бло . ка 30 вычислени  модул  S подаетс  В двоичном коде значение модул  S (дл  первого шага преобразовани  Q S) . Тогда в результате перемножени  цифровой последовательности, формируемой счетчиком 20 по модулю S на модуль S, на выходе 9 блока 1 формировани  адреса формируетс  соот ветствук ца  цифрова  последовательность , в результате чего из основного блока 2 пам ти происходит чтение значений ординат реализации, которые последовательно перемножаютс  в блоке 37 умножени  комплексных чисел с нулевой строкой  дра, которую вырабатывает блок 8 и результаты умножени  суммируютс  в сумматоре 38 В это же врем  значени  ординат реализации иэ  чеек основного блока пам ти записываютс  соответственно в  чейки дополнительного блока 3 па м ти, адреса выборки которых выраба тывают счетчик 7 адреса. Следующий Р-ий импульс устанавливает счетчик 20 по модулю Р в ноль, а сигнал переполнени  с его выхода перебрасывает триггер 21 в противоположное состо ние, в результате чего на вхо выбора операции основного блока 2 пам ти устанавливаетс  уровень записи , а на входе выбора операции дополнительного блока пам ти устана ливаетс  уровень чтени . В этот момент времени на выходе блока 1 форм ровани  адреса сформирован адрес выборки и по сигналу выборки, который приходит через линию 6 задержки на вход разрешени  выборки основног блока- 2 пам ти, происходит запись р зультатов перемножени-  и суммировани  в  чейку блока 3, а из  чейки блока 2 пам ти происходит считывани ординаты реализации. При поступлени следующих Р-1 тактовых импульсов счетчик 7 адреса вырабатывает соответствующие адреса и происходит опе раци  чтени  очередных ординат из дополнительного блока 3 пам ти. При этом тактовые импульсы со входа 19 на выход коммутатора 5 не проход т, так как на управл ющем входе коммутатора 5 данных присутст вует высокий уровень, сформированный триггером 21, в результате чего это уровень дает разрешение на прохо5кде импульсов с выхода сигнала перемножени  счетчика 7 адреса и запрет на прохождение тактовых импульсов со входа 19. При поступлении следующего тактового импульса на вход 19 устройства счетчкк 7 адреса устанавливаетс  в ноль и сигнал переполнени  с его выхода через коммутатор 5 поступает на счетный вход счетчика 20 по модулю Р и записывает в него единицу и одновременно сигнал переполнени , прошедщий через линию 6 задержки на вход разрешени  выборки основного блока 2 пам ти , записывает в соответствующую  чейку результат перемножени  ординат реализации на первую строку  дра. В дальнейшем работа устройства происходит аналогично до окончани  1-го шага. Первый шаг преобразовани  оканчиваетс  в тот момент, когда счетчик 29 по модулю Q выработает сигнал переполнени , по переднему фронту которого происходит деление модул  Q на модуль Р в блоке 30 вычислени  модул  S, в результате чего на выходе блока 30 вычислени  модул  S формируетс  модуль S. Значение этого модул  поступает соответственно на вход установки модул  счетчика 22 по модулю S и на вход блока 23 умножени  на модуль S. При поступлении на вход следующей серии Р импульсов на выходе блока формировани  адреса формируютс  аналогичным образом адреса и происходит требуемый пор док обмена информацией между основным блоком пам ти 2 и арифметическим устройством 4, в результате чего происходит вычисление коэффициентов обобщенных дискретных функций. При поступлении импульса счетчик 22 по модулю S вырабатывает импульс переполнени , который записывает в двоичный счетчик 28 микрошагов единицу, котора  умножаетс  в блоке 24 умножени  на модуль Р и результат перемножаетс  соответственно в блоке 25 умножени  на модуль S. Аналогичным образом происходит вычисление на юстальных микрошагах. Когда в счетчик 29 по модулю Q поступит Q-ыи импульс, сигнал переполнени  с его выхода установит двоичный счетчик 28 микрошагов в ноль, а по переднему фронту его в блоке 30 вычислени  модул  S произойдет следующее деление модул  Q на Р и, если,результат делени  меньше единицы, то блок 30 вычислени  модул  вырабатывает сигнал окончани  вычислени  коэффициентов. Работа блока вычислени   дра обобщенных дискретных функций происходит следующим образом. На первом, микрошаге работы устройства счетчик 33 весовых коэффициентов установлен в ноль. Значени  кодов с информационного выхода счетчика 7 адреса поступают на второйвход 12 умножител  34, в результате чего при поступлении на вход устройства первых Р-1 тактовых импульсов умножитель 34 и преобразователь 35 двоичного кода в код по модули Р формируют цифровую последовательность, вследствие чего из блока 36 считываетс  строка . дра, котора  поступает на второй вход блока 37 умножени  комплексных чисел арифметического устройств 4. Следующий Р-ый тактовый импульс устанавливает счетчик 7 адреса в ноль, а сигнал переполнени  с его выхода записьшает в счетчик 33 весовых коэффициентов 1, в результате чего на выходе устройства формируетс  строка  дра обобщенных дискретных функций. Таким образом,предлагаемое устрой ство позвол ет вычисл ть коэффициенты обобщенных дискретных функций с любым Рит. При это будут коэф 1)ициенты преобразовани  Фурье-Уолша а при - коэффициенты дискретного преобразовани  Фурье. Предлагаемое устройство позвол ет значительно повысить быстродействие вычислени  коэффициентов обобщенных дискретных функций. При и выигрыш в 800 быстродействии составит Формула изобретени  Устройство дл  вычислени  коэффи циентов обобщенных дискретных функций , содержащее основной блок пам т счетчик адреса и арифметический бло выход которого соединен с информаци онным входом основного блока пам ти выход которого соединен с первым входом арифметическогоблока, о тличающеес  тем, что, с целью расширени  функциональных воз можностей за счет вычислени  коэффи циентов обобщенных дискретных функций в области определени  N Р, где Рит- произвольные целые числ в него введены блок формировани  адреса , дополнительный блок пам ти, коммутатор и блок вычислени   дра дискретной функции, содержащий счетчик весовых коэффициентов,умножитель, п эеобразователь двоичного кода в код по модулю Р и пам ть  дра, соединенной выходом со вторым входом арифметического блока, а вход - через преобразователь двоичного кода в код по модулю Р подключен к выходу умножител , первый вход которого подключен к выходу счетчика адреса, а второй - соединен с выходом счетчика весовых коэффициентов, первый вход которого  вл етс  входом значени  Р, а второй - соединен с выходом сигнала переполнени  счетчика адреса и первым входом коммутатора , второй вход которого соединен со входом синхронизации устройства, счетным входом счетчика адреса и разрешан цим входом дополнительного блока пам ти, управл ющий , вход коммутатора подключен к первому выходу блока формировани  адреса и входу выбора операции дополнительного блока пам ти, адресный вход которого подключен к выходу счетчика адреса, первый в.ход арифметического блока подключен к выходу и информационному входу дополнительного блока пам ти, выход комму т;атора подключен ко входу блока формировани  адреса и через линию задepжkи - к разрешающему входу основного блока пам ти, адресный вход и вход выбора операции которого соединены соответственно со вторым и третьим выходами блока формировани  адреса.. Ниточники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 436358, кл. G 06 F 1/02, 1974.
2. 2.Авторское свидетельство СССР 480079, кл. G 06 F 1/02, 1975 (прототип).