SU1444815A1

SU1444815A1 - Устройство дл реализации быстрого преобразовани Хартли

Info

Publication number: SU1444815A1
Application number: SU874270644A
Authority: SU
Inventors: Александр Николаевич Карташевич; Михаил Соломонович Курлянд; Виталий Михайлович Приходько; Александр Александрович Фомин
Priority date: 1987-05-11
Filing date: 1987-05-11
Publication date: 1988-12-15

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано дл решени задач цифровой обработки сигналов. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс аа счет того, что в состав устройства вход т блок пам ти 1, блок посто нной пам ти 2, блок управлени 3, умножитель 4, накапливающий сумматор 5, элемент ИЛИ 6, коммутаторы 7,8,9, счетчики 10,11, накапливающий сумма- . тор 12, регистры сдвига 13,14 и соответствующие св зи между узлами устройства. 2 ил. с iS (Л

Description

4 4; 4

СХ)

СП

Изобретение относитс к вычислительной технике и может быть исполь- зовано дл решени задачи цифровой обработки сигналов.

Целью изобретени вл етс повьше ние быстродействи .

На фиг.1 изображена блок-схема устройства; на фиг.2 - структурна схема блока управлени .

Устройство (фиг.1) содержит блок пам ти, блок 2 посто нной пам ти, блок 3 управлени , умножитель 4, накапливающий сумматор 5, элемент ИЛИ 6, коммутаторы 7-9, счетчики 10,11, накапливающий сумматор I2, регистры сдвига 13,14.

Блок 3 управлени (фиг.2) содержит одновибратор 15,-элемент 16 ИЛИ, триггер 17 обработки, счетчик итераций 18, генератор 19 тактовых импульсов , накапливающий сумматор 20, двоичный счетчик 21, дешифратор 22 нулевой операции, элемент ИСКШОЧАЮ- ЩЕЕ ИЛИ 23, элемент ИПИ-НЕ 24, элемент И 25.

В устройстве реализован алгоритм быстрого преобразовани Хартли. Преобразование Хартли действительной функции (tr),-гг 0,1, ...,N-1, определ етс как сумма косинусного и синусного преобразований, т.е.

IN

Н() N 2If () cos(2 i-9 4;/NT, ;

TtO

5 о, 1,...,N-1,

где cos 10 cos в + sin б .

Выполнение- итерации быстрого преобразовани Хартли, за исключением первой итерации, устройством в соответствии с алгоритмом заключаетс в последовательном повторении элементарного -преобразавани вида

А + В W , + CW,

где А,В,С - первый,- второй и третий операнды, извлекаемые из блока 1 оперативной пам ти;

W и Wj - первый и второй коэффи циенты, извлекаемые из блока 2 посто нной пам ти .

Каждое элементарное преобразование выполн етс за четыре такта следующим образом. ;

1. Из блока 1 оперативной пам ти извлекаетс первый операнд и заноситс в накапливающий сумматор 5.

2. Из блока 1 оперативной пам ти извлекаетс второй операнд и поступает на вход умножител 4, на другой вход которого поступает коэффициент, извлекаемый из блока 2 посто нной

0 пам ти, с выхода умножител 4 произведение поступает на вход накапливающего сумматора 5,

3,Из-блока 1 оперативной пам ти извлекаетс третий операнд и посту5 пает на вход умножител 4, на другой вход умножител 4 поступает коэффициент , извлекаемый из блока 2 посто нной пам ти, с выхода умножител 4. произведение поступает на вход на--.

0 капливающего сумматора 5.

4.С выхода накапливающего сумматора 5 результат сложений записываетс в блок 1 оперативной пам ти.

На первой итерации преобразовани

5 операнды извлекаютс из первой обласг ти блока 1 оперативной пам ти. Особенностью первой итерации вл етс то, что из блока 1 оперативной пам ти извлекаютс два операнда, над кот;

0 торыми производ тс операции сложени (без умножени на коэффициент), результат записываетс во вторую область блока 1 оперативной пам ти. На второй итерации первый, второй

5 и третий операнды извлекаютс из второй области блока 1 оперативной пам ти, а результат вычислени заноситс в первую область блока 1 оперативной пам ти. На последующих ите0 раци х области блока 1 оперативной пам ти попеременно мен ютс .

Устройство работает следующим образом .

В исходном состо нии в первую

5 область блока 1 оперативной пам ти записана исходна информаци в двоично-инверсном пор дке, счетчики 10, 11 обнулены, в регистр 13 записана . .нулева информаци , в регистр 14 в

Q младший разр д записан уровень 1, в остальные разр ды регистра - уровни О.

По сигналу Запуск обработки, поступающему по входу XI устройства,

е триггер 17 обработки устанавливаетс в единичное состо ние, сигнал 1 с выхода триггера 17 обработки поступает на вход генератора 19 тактовых импульсов, который начинает формировать последовательность тактовых импульсов , поступающих на тактовые входы накапливающего сумматора 20, двухразр дного счетчика 21 и через выход Y5 блока 3 управлени - на тактовый вход накапливающего сумматора 5. На счетные входы счетчиков 10, 1 и тактовый вход накапливающего сумматора 12 с выхода Y2 блока 3 уп- равлени поступают счетные импульсы , формируемые на выходе одновибра- тора 15 из заднего фронта импульсов, поступающих с выхода накапливающего сумматора 20, эти же сигналы через выход Y3 блока 3 управлени поступают на управл ющий вход блока 2 посто нной пам ти, причем низкий уровень сигнала соответствует выбору значений косинуса, а высокий - сину- са. Сигналы с выходов накапливающего сумматора 20 формируют на выходах элементов ИПИ-НЕ 24 и И 25 уровни сигналов, соответствующие началу первого и четвертого такта. С выхода элемента И 25 через выход Y3 блока 3 управлени на управл ющий вход коммутатора 9 приходит управл ющий сигнал , в результате чего к управл ющему входу коммутатора 8 подключаетс выход регистра 13 (уровень О) или выход регистра 14.(уровень 1). На выходе коммутатора 8, в соответствии с кодами на управл ющем входе коммутатора, формир:,потс адреса- дл блока 1 оперативной пам ти из- кодов, снимаемых с выходов счетчиков 10,1-1 или с выхода Y3 блока 3 управлени . .При наступлении на вход элемента ИЛИ 6 кодов адресов коэффициентов, соответствующих значени м коэффициентов либо О, либо -1, либо -I, на выходе элемента ИЛИ 6 формируетс уровень О, который через вход ХЗ блока 3 управлени поступа- ет на вход элемента ИЛИ 16. Уровень О с выхода элемента ИЛИ 16 через выход Y5 блока управлени поступа- ет на управл ющий вход коммутатора 7 в результате чего, на вход накаплива- ющего сумматора 5 передаетс информаци с выхода блока 1 оперативной пам ти.

На выходе дешифратора 22 нулевой .операции формируетс сигнал управ- лени знаком, который через выход Y5 блока 3 управлени поступает на тактовый вход накапливающего сумматора 5, причем уровень О соответствует операции сложени , уровень 1 - операции вычитани , на выходе дешифратора 22 нулевой операции формируетс сигнал, поступающий на пр мой и инверсный входы накапливающего сумматора 20, который формирует код номера такта выполн емого элементарного преобразовани .

На четвертом такте каждой итерации на выходе элемента И 25 формируетс уровень 1, который поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, на другой вход которого поступает сигнал со старшего разр да счетчика итераций 18. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 формируетс , уровень 1, который через выход Y4 блока 3 управлени поступает на управл ющий вход блока 1 оперативной пам ти, в результате чего информаци с выхода накапливаюп;его сумматора 5 записываетс во вторую область блока 1 оперативной пам ти.

Задним фронтом сигнала с выхода старшего разр да счетчика 10 через вход Х2 блока 3 управлени содержимо счетчика итераций 18 увеличиваетс , на единицу, этим же сигналом в младший разр д регистра 14 записьшаетс 1 со сдвигом на один разр д исходной информации в сторону старших разр дов, в младший разр д регистра 13 записываетс уровень О со сдвигом на один разр д в сторону старших разр дов. Устройство переходит к выполнению второй итерации.

На второй итерации информаци считываетс из второй области блока 1 оперативной пам ти, а результат заноситс во вторую область блока 1 оперативной пам ти.

На первом такте второй итерации элемент ИЛИ-НЕ 24 формирует на выходе уровень 1, который с помощью элемента ИЛИ 16 на выходе Y5 блока 3 управлени формирует уровень О, который поступает на управл ющий вход коммутатора 7, в результате чего к входу накапливающего сумматора 5 подключаетс выход блока 1 оперативной пам ти. На последующих тактах элементарного преобразовани на вход накапливающего сумматора 5 поступает информаци с выхода умножител .

В остальном втора итераци заполн етс аналогично первой. Последующие итерации выполн ютс аналогично второй.

После завершени п-й итерации устройство переходит в исходное состо ние .

Claims

Формула изобретени

Устройство дл реализации быстрого преобразовани Хартли, содержащее блок посто нной пам ти, умножитель, первый коммутатор, первый счетчик, первый регистр сдвига, первый накапливающий сумматор, блок управлени и блок пам ти, выход которого подключен к первому входу умножител , второй вход которого подключен к выходу блока посто нной пам ти, адресный вход которого подключен к выходу первого накапливающего сумматора, информационный выход первого счетчика подключен к первому и второму информационным входам первого коммутатора, выход которого подключен к адресному входу блока пам ти, выход переноса .первого счетчика подключен к тактовому входу первого регистра сдвига, отличающеес тем, что, с целью повьппени быстродействи , в него введены второй и третий коммутаторы , второй счетчик, второй накапливающий сумматор, второй регистр сдвига , и элемент ИЛИ, выход которого под , 44А8156

считыванием блока пам ти,.выход которого подключен к первому информационному входу третьего коммутатора,

выход которого подключен к информа- 5

ционному входу второго накапливаюш.е-го сумматора, выход которого вл етс информационным выходом устройства и подключен к информационному входу

10 блока пам ти5 выходы разр дов первого накапливающего сумматора подключены к соответству}ощим входам элемента И и входам разр дов нулевой итерации блока управлени , четвертый выход ко15 торого подключен к тактовому входу второго накапливающего сумматора и управл ющему входу третьего коммутатора , второй информационный вход которого подключен к выходу умножител ,

20 выход второго регистра сдвига подключен к второму информационному входу второго коммутатора, а вход запуска блока управлени вл етс входом запуска устройстваэ причем блок управ25 лени содержит триггер, счетчик итераций , накапливающий сумматор, эле-, мент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент РШИ-НЕ, элемент И, дешифратор, элемент РШИ, счетчик, одновибратор..и генератор

30 тактовых импульсов, выход которот о подключен к тактовому входу накапливающего сумматора и счетному входу . счетчика, информационный выход которого подключен к первому входу дешиф

ключен к входу простой операции блока 35 ратора, первый выход которого подклюуправлени , первый выход которого подключен к счетным входам первого и второго счетчиков и тактовому входу первогЪ накапливающего сумматора, ин формационный вход которого подключен к первому выходу первого регистра сдвига, второй выход которого подключен к первому информационному входу второго коммутатора, выход которого

подключен к управл ющему входу перво- 45 ИЛИ-НЕ и элемента И и входу одновиб- го коммутатора, третий информационный вход которого подключен к информационному выходу второго счетчика, второй выход блока управлени подключен к управл ющему входу второго коммутатора, входу управлени считывани блока посто нной пам ти и четвертому информационному входу первого коммутатора, выход переноса первого счетчика подключен к тактовому входу второго регистра сдвига и входу новой итерации блока управлени , четвертый выход которого подключен к входу управлени записьюратора , выход которого подключен к входу обнулени счетчикаj выход старшего разр да и выход переноса которого подключены соответственно к вто- 50 рому входу элемента ИСКЛЮЧАЮЩЕЕ Ш1И и первому установочному входу триггера , выход которого подключен к входу запуска генератора тактовых импульсов , второй вход дешифратора соединен с вторым входом элемента РШИ и вл етс входом простой операции блока управлени , входом запуска которого вл етс второй установочный вход триггера, третий вход дешифра55

чен к информационному входу накапливающего сумматора, выход первого разр да которого подключен к первым входам элемента ИЛИ-НЕ и элемента И, вы- 40 ходы которых подключены к первым входам соответственно элемента ИЛИ и элемента ИСКгаО ШЛЩЕЕ ИЛИ, выход второго разр да накапливающего сумматора подключен к вторым входам элемента

ИЛИ-НЕ и элемента И и входу одновиб-

ратора, выход которого подключен к входу обнулени счетчикаj выход старшего разр да и выход переноса которого подключены соответственно к вто- рому входу элемента ИСКЛЮЧАЮЩЕЕ Ш1И и первому установочному входу триггера , выход которого подключен к вхоу запуска генератора тактовых импульсов , второй вход дешифратора соединен с вторым входом элемента РШИ и вл етс входом простой операции блока управлени , входом запуска которого вл етс второй установочный вход триггера, третий вход дешифра

. 7144 81

тора вл етс входом нулевой операции блока управлени , входом новой итерации которого вл етс счетный вход счетчика итераций, выход одно- вибратора вл етс первьм выходом блока управлени , вторым выходом которого вл ютс объединенные между собой выход элемента И и выход второФив . 2

58

го разр да накапливающего сумматора, выход элемента ИСКЛЮЧАКШЩЕ ИЛИ вл етс третьим выходом блока управлени , четвертым выходом которого вл ютс объединенные между собой выход элемента ИЛИ, второй выход дешифратора и выход генератора тактовых импульсов.