SU1765839A1

SU1765839A1 - Устройство дл умножени двоичных чисел

Info

Publication number: SU1765839A1
Application number: SU904910080A
Authority: SU
Inventors: Александр Валентинович Дрозд; Евгений Леонидович Полин; Ирина Владимировна Егорова; Юлия Владимировна Дрозд
Original assignee: Одесский Политехнический Институт
Priority date: 1990-04-16
Filing date: 1990-04-16
Publication date: 1992-09-30

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано в ЭВМ дл выполнени арифметических действий. Целью изобретени вл етс выполнение умножени операндов с учетом знака в четверичной системе счислени . Новым в устройстве, содержащем регистры множимого и множител , четыре группы элементов И, два регистра управлени , два одноразр дных сумматора, группу регистров и элементы И, вл етс введение регистра знаков, трех сумматоров по модулю два и двух регистров, которые позволили производить умножение двух двоичных операндов с учетом знака в четвертичной системе счислени , а результат получать в модифицированном обратном коде. Операнды поступают на входы множимого и множител непрерывным потоком в последовательном коде младшими разр дами вперед. 2 ил.

Description

(Л

с

Изобретение относитс к вычислительной технике и может быть использовано в ЭВМ дл выполнени арифметических действий .

Целью изобретени вл етс выполнение умножени операндов в четверичной системе счислени с учетом их знака

Функциональна схема устройства приведена на фиг, 1; на фиг. 2 представлены временные диаграммы функционировани устройства,

Устройство содержит регистры множимого 1 и множител 2, вторую 3 и первую 4 группы элементов И, одноразр дные сумматоры 5,6, группу регистров 7, элемент И 8, регистры управлени 9, 10, четвертую 11 и третью 12 группы элементов И, регистр знаков 13, регистры 14,15, сумматоры по модулю два 16, 17, 18, вход множимого

устройства 19, вход множител устройства 20, вход сброса устройства 21, тактовый вход устройства 22, выходы разр дов результата устройства 23.

Элементы И третьей 12 и четвертой 11 групп позвол ют в каждом такте выдел ть необходимые конъюнкции.

Элементы И первой 4 и второй 3 групп производ т непосредственно умножение.

Регистры 9,10 управлени вырабатывают необходимые управл ющие сигналы.

Элемент И8 сбрасывает регистры 9, 10 в исходное состо ние.

Регистр 13 знаков и сумматор 16 по модулю два служат дл хранени знаков с-пе- рандов и формировани знака результат соответственно.

Одноразр дные сумматор 5, 6 служат дл сложени конъюнкций, имеющих одинаСЛ 00

со о

ковые в такте весовые функции соответственно с четным и нечетным значени ми К.

Группа регистров 7 служит дл задержки сигналов на определенное количество тактов.

Регистры 14, 15 служат дл выдачи результатов .

Сумматоры 17, 18 по модулю два позвол ют в зависимости от знака результата выдавать его в модифицированном коде в четверичной системе счислени .

Устройство работает следующим образом .

На тактовый вход устройства 22 поступают синхроимпульсы Cl/l типа меандр, тактирующие работу устройства.

На входы 19 множимого и 20 множител устройства с частотой следовани синхроимпульсов поступают в последовательном коде разр ды, начина с первого (младшего) и знак множимого и множител соответственно .

На вход 21 сброса устройства поступает импульс, сбрасывающий в ноль регистры множимого 1 и множител 2, регистры управлени 9, 10, регистры 7.1 и 7.2 группы, регистры 14, 15.

Под действием синхроимпульсов, поступающих на входы управлени сдвигом регистров множимого 1 и множител 2, разр ды множимого и множител продвигаютс в каждом также в регистрах 1 и 2 на одну позицию в сторону старших разр дов.

При этом на выходах разр дов регистров множимого 1 и множител 2 формируютс последовательности разр дов множимого и множител в соответствии с временными диаграммами, представленными на фиг. 1. Числа, указанные на временных диаграммах выходов разр дов регистров 1 и 2, означают номера разр дов множимого и множител .

ОдноЁременно с этим после обнулени регистров 9, 10 управлени под действием синхроимпульсов вдвигаетс единичное значение с инверсного выхода четвертого разр да первого регистра управлени 10 в регистр 9. При этом элемент И 8 вырабатывает единичный импульс, обнул ющий второй регистр управлени 9 по второму входу сброса и устанавливающий в единичное значение все разр ды первого регистра управлени 10 по входу установки в единичный код.

4 Далее в первый регистр управлени 10 вдвигаетс нулевое значение. При достижении четвертого разр да с инверсного выхода этого разр да единичное значение поступает на вход второго регистра управлени 9, и цикл работы регистров управлени повтор етс . С помощью этого же единичного значени в регистр знаков записываютс знаки множител и множимого, и методом сложени по модулю два на первом

сумматоре по модулю два 16 выдел етс

знак произведени , который инвертирует

или не инвертирует результат на втором 17

и третьем 18 сумматорах по модулю два.

С инверсных выходов разр дов первого 10 и второго 9 регистров управлени снимаютс сигналы управлени , показанные на соответствующих временных диаграммах (фиг. 2).

Последовательность разр дов множимого и множител с выходов разр дов регистров множимого 1 и множител 2 поступает на первые входы элементов И 11 и 12. На вторые входы этих элементов И подаютс сигналы управлени с инверсных выходов

первого 10 и второго 9 регистров управлени . Элементы И 11, 12 обнул ют часть разр дов в последовательност х разр дов множимого и множител в тактах, где соответствующие сигналы управлени принимают нулевые значени . Полученные усеченные последовательности разр дов множимого и множител поступают на входы элементов И 4, 3, которые под их действием формируют последовательности

конъюкций отображаемых на соответствующих временных диаграммах двухразр дными кодами. Первый и второй разр ды указанных кодов вл ютс соответственно разр дами множимого и множител , перемножаемыми на элементах И первой 4 и второй 3 групп.

При этом на выходах элементов И 3.1, 3.2 ... 3.7 второй группы формируютс конъюкций с весовыми функци ми 2°, 22, 24...

22k. а на выходах элементов И 4.1, 4.2

4.8 первой группы формируютс коньюкции

с весовыми функци ми 23, 2522К+1, где

К 0, 1,27.

На одноразр дном сумматоре 5 складываютс коньюкции, имеющие одинаковые в такте весовые функции с нечетным значением К, а также сигналы с выхода второго разр да переноса сумматора 5, сигналы с

выходов нечетных разр дов переноса первого сумматора 6, задержанные на регистрах 7 группы. А на одноразр дном сумматоре 6 складываютс конъюкций, имеющие одинаковые в такте весовые функции

с четным значением К, а также сигнал с выхода первого разр да переноса второго сумматора 5, сигнал с третьего разр да переноса второго сумматора 5 и сигнал со второго разр да переноса первого сумматора б, задержанные на регистрах 7 группы.

Сигналы с выходов суммы одноразр дных сумматоров 5 и 6 поступают на информационные входы сдвиговых регистров 14, 15, в которых под действием синхроимпульсов информаци сдвигаетс с выходов четвертого разр да, в зависимости от знака результата, через сумматоры 17,18 по модулю два поступает на выходы устройства 23 в модифицированном обратном коде в четверичной системе отчислени (в каждом такте два двоичных разр да, определ ющие одну четверичную цифру).

На временных диаграммах показано,

что вслед за разр дами 1, 28 и знаком

первой пары сомножителей поступают без паузы разр ды 1, 2,..., 8 и знак второй пары сомножителей и т.д.

Управл ющие сигналы нулевыми значени ми исключают формирование конъюк- ций сомножителей из смежных пар. С выходов 23 устройства снимаетс последовательность разр дов результатов.

Claims

Формула изобретени

Устройство дл умножени двоичных чисел, содержащее регистры множимого и множител , первую, вторую, третью и четвертую группы элементов И, два одноразр дных сумматора, группу регистров, первый и второй регистры управлени и элементы И, первый вход которого соединен с пр мым выходом первого разр да первого регистра управлени , информационный вход которого соединен с пр мым выходом четвертого разр да второго регистра управлени и вторым входом элемента И, выход которого соединен с входом установки первого регистра управлени и вторым входом сброса второго регистра управлени , первый вход сброса которого соединен с входами сброса первого регистра управлени , регистров группы, регистров множимого и множител и устройства, тактовый вход которого соединен с входами разрешени за- писи регистров группы, с входами разрешени сдвига первого и второго регистров управлени и регистров множимого и множител , информационные входы которых соединены соответственно с входами множимого и множител устройства, выходы элементов И первой и второй групп соединены с входами слагаемых с первого по восьмое первого и входами слагаемых с первого по седьмое второго одноразр дных сумматоров соответственно, выходы первого , второго и третьего разр дов переноса первого одноразр дного сумматора соединены соответственно с информационными входами третьего, второго и первого разр дов первого регистра группы, информационные входы четвертого и п того разр дов

которого соединены соответственно с выходами третьего и второго разр дов переноса второго одноразр дного сумматора, выход первого разр да переноса которого соединен с входом дев того слагаемого первого одноразр дного сумматора, выход первого разр да первого регистра группы соединен с информационным входом второго регистра группы, выход которого соединен с вхо0 дом восьмого слагаемого второго одноразр дного сумматора, входы дев того и дес того слагаемых которого соединены соответственно с выходами третьего и п того разр дов первого регистра группы, выхо5 ды четвертого и второго разр дов которого соединены соответственно с входами дес того и одиннадцатого слагаемых первого одноразр дного сумматора, первые входы элементов И с первого по седьмой третьей

0 группы соединены соответственно с выходами разр дов с первого по четвертый и с шестого по восьмой регистра множител , первые входы элементов И с первого по седьмой четвертой группы соединены соот5 ветственно с выходами разр дов с первого по четвертый и с шестого по восьмой регистра множимого, выходы элементов И с первого по седьмой третьей группы соединены соответственно с первыми входами элемен0 тов И с первого по четвертый и с шестого по восьмой первой группы, выходы элементов И с второго по седьмой четвертой группы соединены соответственно с первыми входами элементов И с первого по третий и с

5 п того по седьмой второй группы, выходы элементов И с первого по седьмой четвертой группы соединены соответственно с вторыми входами элементов И с восьмого по п тый и с третьего по первый первой

0 группы, выходы элементов И с второго по седьмой третьей группы соединены соответственно с вторыми входами элементов И с седьмого по п тый и с третьего по первый второй группы, инверсные выходы первого,

5 второго и третьего разр дов первого регистра управлени соединены соответственно с вторыми входами п тых, шестых и седьмых элементов И третьей и четвертой групп, о т- личающеес тем, что, с целью выпол0 нени умножени операндов в четверичной системе счислени с учетом их знака, в него введены регистр знаков, восьмые элементы И третьей и четвертой групп элементов И,

5 три сумматора по модулю два и два регистра , причем первый и второй информационные входы регистра знаков соединены с входами множимого и множител устройства соответственно, а вход разрешени записи - с информационным входом второго регистра управлени и инверсным выходом

четвертого разр да первого регистра управлени , первые входы восьмых элементов И третьей и четвертой групп соединены с инверсными выходами четвертого разр да второго регистра управлени , а вторые вхо- ды - с выходами п тых разр дов соответственно регистра множимого и множител , вторые входы первых элементов И третьей и четвертой групп соединены с пр мым выходом четвертого разр да первого регистра управлени , вторые входы вторых, третьих и четвертых элементов И третьей и четвертой групп соединены соответственно с инверсными выходами первого, второго и третьего разр дов второго регистра управ- лени , первый и второй выходы регистров знаков соединены соответственно с первым и вторым входами первого сумматора по модулю два, выход которого соединен с первыми входами второго и третьего суммато-

ров по модулю два, вторые входы которых соединены соответственно с выходами четвертого разр да первого и второго регистров , информационные входы которых соединены соответственно с выходами суммы первого и второго одноразр дных сумматоров , а входы сброса и разрешени записи - соответственно с входами сброса и тактовым входом устройства, выходы разр дов результата которого соединены соответственно с выходами второго и третьего сумматоров по модулю два, выход восьмого элемента И четвертой группы соединен с первым входом четвертого элемента И второй группы и вторым входом четвертого элемента И первой группы, выход восьмого элемента И третьей группы соединен с вторыми входами п того элемента И первой группы и четвертого элемента второй группы .