SU1418701A1 - Накапливающий сумматор - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретени  - повышение быстродействи . Накапливающий сумматор содержит в каждом разр де дев ть элементов И 1-9, три элемента ИЛИ 10-12, три триггера 13-15, элемент НЕ 16, выходы переноса 17, 18, 19, вход 20 управлени  пересылкой кода сумматора, вход 21 управлени  .сложением, вход 22 разрешени  приема кода сумматора, информационный вход, 23. 1 ил.

Description

(Л

I Изобретение относитс  к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и цифровых устройствах автоматики.

Цель изобретени  - повышение быстродействи .

На чертеже представлена функциональна  схема двух разр дов накапливающего сумматора.

Накапливающий сумматор содержит в каждом разр де дев ть элементов И 1-9 элемента ИЛИ 10-12, три триггера 1J3-15, элемент НЕ 16, выходы 17-19 переноса в старший разр д, вход 20 управлени  пересылкой кода сумматора, вход 21 управлени  сложением, вход 22 разрешени  приема кода сумматора и| информационные входы 23.(Входы ус- т|ановки триггеров 13-15 в нулевое с эсто ние не показаны) .

I Работа сумматора при выполнении операции сложени  двух положительных чисел. Считают, что код первого сла- гэемого хранитс  в триггерах 13, а код второго слагаемого поступает в сумматор с входов 23. Триггеры 15 приемного регистра предварительно ус- т ановлены в нулевое состо ние или прием информации в этот регистр осуществл етс  парафазным кодом.

В Лервом такте работы сумматора выполн ютс  элементарные операции приема кода второго слагаемого в триггеры 15 и пересылки кода первого слагаемого, хран щегос  в триггерах 13, в триггеры 14. Дл  выполнени  этих двух операций на входы 20 и 22 одновременно подаютс  исполнительные импульсы. ЕСЛИ в триггере 13 хранитс  код единицы, то исполнительный импульс , поступив на вход 20, через элемент И 6 поступает на S-вход триггера 14 и устанавливает .его в единичное состо ние. Если в триггере 13 хранитс  код нул , то исполнительный импульс через элемент И 5 поступает на R-вход триггера 14 и устанавливает его в нулевое состо ние. Если на входе 23 отсутствует потенциал, соответствующий коду единицы, то триггер 15 устанавливаетс  в нулевое состо ние.

После переключени  триггеров 14 и 15 создаютс  услови  дл  начала формировани  и распространени  в сторону старших разр дов потенциала сквозного переноса.

В четных разр дах сумматора, в которых триггеры 13-15 хран т коды еди0

5

0

5

0

5

0

5

0

5

ницы, на выходах 17-19 формируютс  потенциалы переноса в старший разр д сумматора. Эти потенциалы формируютс  с помощью элементов И 2 и 1 и ИЛИ 11. В нечетных разр дах сумматора при наличии кодов единицы в триггерах 13- 15 потенциалы переноса в старший разр д вырабатываютс  с помощью элементов И 1, ИЛИ 10 и И 2. Если в следующем старшем разр де в триггере 14 или 15 хранитс  код единицы, то сигнал переноса, поступивший с выходов 17 и 19 предыдущего разр да, через элемент ИЛИ 10 поступает в следующий старший разр д сумматора. Таким образом, сквозной перенос проходит в каждом разр де сумматора только через один логический элемент И или ИЛИ и имеет временную задержку, , т.е. задержку на одном логическом элементе. После завершени  формировани  максимального сквозного переноса, равного времени п с , где п - число двоичных разр дов сумматора, в третьем такте работы сумматора выполн етс  формирование результата сложени  двух чисел за счет подачи на вход 21 исполнительного импульса. Если в рассматриваемом разр де сумматора код, хран щийс  в триггере 15, и сигнал переноса, поступивший из младшего разр да с выхода 18, равны единице или нулю, т.е. одинаковы, то исполнительный импульс, поступивший на вход 21, не проходит на счетный вход триггера 13 и не мен ет его состо ние . Если же код триггера 15 и значение потенциала переноса, поступившего из младшего разр да, не совпадают , то исполнительный импульс по цепи элементов И 7 и 8 и ИЛИ 12 поступает на входы элементов И 3 и 4 и инвертирует состо ние триггера 13.

Фор м у ла изобретени 

Накапливающий сумматор, содержащий в каждом разр де три RS-триггера, три элемента ИЛИ, дев ть элементов И, элемент НЕ, причем первый вход первого элемента И соединен с входом управлени  приемом кода сумматора, второй вход первого элемента И соединен с информационным входом данного разр да сумматора, выход первого элемента,И соединен с S-входом первого триггера, единичный выход которого соединен с первым входом второго элемента И, выход второго элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход первого элемента ИЛИ соединен с первыми входами четвертого и п того элементов И, вторые входы которых соединены соответственно с единичньм и нулевым выходами второго триггера, R- и S-входы которого соединены с выходами соответственно шестого и седьмого элементов И, первые входы которых соединены с входом управлени  пересылкой кода сумматора, а вторые входы соединены соответственно с нулевьм и единичньм выходами третьего триггера, R- и5-вхо ды которого соединены с выходами соответственно четвертого и п того элементов И, первый вход третьего элемента И соединен с нулевым выходом первого триггера, второй вход третьего элемента И соединен с входом переноса из младшего разр да сумматора, второй вход второго элемента И соединен с выходом элемента НЕ, вход которого соединен с входом переноса из младшего разр да сумматора, третьи входы второго и третьего элементов И

соединены с входом управлени  сложением сумматора, единичный выход первого триггера соединен с первыми входами второго элемента ИЛИ и восьмого элемента И, вторые входы этих элементов соединены с единичньм выходом второго триггера, выход второго элемента ИЛИ соединен с первым входом дев того элемента И, выход восьмого элемента И подключен к первому входу - третьего элемента ИЛИ, выход которого соединен с вторьм входом дев того элемента И, отличающийс 

тем,-,что, с целью повышени  быстродействи , в каждс нечетном разр де выход восьмого элемента И подключен к первому входу третьего элемента ИЛИ данного разр да и к первому входу

третьего элемента ИЛИ старшего разр да , второй вход третьего элемента ИЛИ соединен с выходом дев того элемента И и с вторым входом третьего элемента ИЖ старшего разр да, в каждом четном разр де первый и второй входы дев того элемента И соединены с первьм и вторым входами дев того элемента И старшего разр да, а третий вход дев того элемента И соединен с

выходом второго элемента ИЛИ.

Claims (1)

1. Фор му ла изобретения

   Накапливающий сумматор, содержащий в каждом разряде три RS-триггера, три элемента ИЛИ, девять элементов И, элемент НЕ, причем первый вход первого элемента И соединен с входом управления приемом кода сумматора, второй вход первого элемента И соединен с информационным входом данного разряда сумматора, выход первого элемента,И соединен с S-входом первого триггера, единичный выход которого соединен с первым входом второ го элемента И, выход второго элемента И подключен к первому входу первого элемента ИЛИ, второй вход кото- > рого соединен с выходом третьего элемента И, выход первого элемента ИЛИ соединен с первыми входами четвертого и пятого элементов И, вторые входы которых соединены соответственно с единичньм и нулевым выходами эд второго триггера, R- и S-входы которого соединены с выходами соответственно шестого и седьмого элементов И, первые входы которых соединены с входом управления пересылкой кода 15 сумматора, а вторые входы соединены соответственно с нулевьм и единичньм выходами третьего триггера, R- и S-входы которого соединены с выходами соответственно четвертого и пятого эле- 20 ментов И, первый вход третьего элемента И соединен с нулевым выходом первого триггера, второй вход третьего элемента И соединен с входом переноса из младшего разряда сумматора, 25 второй вход второго элемента И соединен с выходом элемента НЕ, вход которого соединен с входом переноса из младшего разряда сумматора, третьи входы второго и третьего элементов И зд соединены с входом управления сложением сумматора, единичный выход первого триггера соединен с первыми входами второго элемента ИЛИ и восьмого элемента И, вторые входы этих элементов соединены с единичньм выходом второго триггера, выход второго элемента ИЛИ соединен с первым входом девятого элемента И, выход восьмого элемента И подключен к первому входу · третьего элемента ИЛИ, выход которого соединен с вторым входом девятого элемента И, отличающийся тем,-,что, с целью повышения быстродействия, в каждом нечетном разряде выход восьмого элемента И подключен к первому входу третьего элемента ИЛИ данного разряда и к первому входу третьего элемента ИЛИ старшего разряда, второй вход третьего элемента ИЛИ соединен с выходом девятого элемента И и с вторым входом третьего элемента ИЛИ старшего разряда, в каждом четном разряде первый и второй входы девятого элемента И соединены с первьм и вторым входами девятого элемента И старшего разряда, а третий вход девятого элемента И соединен с выходом второго элемента ИЛИ.