SU1088051A1 - Устройство дл приема информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ , содержащее блок синхронизации, первый вход которого  вл етс  тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которого подключены к адресным входам первого, второго и третьего накопителей , информационные входы второго и третьего накопителей  вл ютс  информационными входами устройства, первый выход третьего накопител  соединен с первым входом элемента И, второй вход которого подключен к выходу элемента сравнени , выходы первого порогового элемента соединены соответственно с первой группой входов второго порогового элемента, отличающеес  тем, что, с целью повышени  быстродействи , в устройство введены блок посто нной пам ти, сумматор, первый и второй регистры, триггер, дополнительные элементы И и элементы сравнени , коммутатор , первый вход которого  вл етс  первым входом устройства, второй выход блока синхронизации подключен к синхронизирук цему входу первого регистра и к первому входу триггера , второй вход триггера подключен к первому выходу первого регистра, выход триггера подключен к второму входу.коммутатора; третий выход блока синхронизации соединен с третьим входом коммутатора, выходы первого регистра , кроме первого выхода,соединены с информационными входами первого накопител  и .с первыми входами элементов сравнени , кроме последнего, вторые входы элементов сравнени  подключены к выходам второго накопител , выход коммутатора соединен с первым входом последнего элемента сравнени  i и с последним входом первого накопител , выходы третьего накопител , (Л кроме первого, подключены к первым входам дополнительных элементов И, выходы дополнительных элементов сравнени  подключены к вторым входам дополнительных . элементов И, соответствук цие выходы которых подключены к входам блока посто нной пам ти, выходы которого соединены с первой группой, оо входов сумматора, выходы которого 00 подключены к входам второго регистра, о ел выходы которого подключены к второй группе входов сумматора и к второй группе входов второго порогового элемента, вторые, третьи и четвертые входы блокабсинхронизации  вл ютс  вторым, третьим и четвертым входами устройства, четвертый выход блока синхронизации подключен к второму входу второго регистра,п тый выход соединен с управл ющим входом второго порогового элемента, выход которого  вл етс  выходом устройства.

Description

Изобретение относитс  к св зи и может использоватьс  в устройствах обработки дискретных сообщений дл  обнаружени  комбинации двоичных сиг ,налов известного вида при неизвестном моменте ее прихода. . Известно устройство дл  приема информации, содержащее регистр сдвига входного сигнала, пр мой выход каждого разр да которого соединен с первым входом одного из элементов И, выходы которых соединены с соответствующими шинами считьгоани  запоминающего устройства на магнитных сердечниках, в которое посто нно зашиты эталоны, а вторые входы объединены между собой и на них поданы импульсы считывани , причем выходы запоминающего устройства подключены к пороговым устройст-. вам Cl J.. Недостатком этого устройства  вл етс  его сложность и низка  надежность при большом (дес тки, сотни ) числе разр дов комбинации. Наиболее близким к изобретению техническим решением  вл етс  устройство дл  приема информации, содер жащее блок синхронизации (генератор импульсов и формирователь), первьй вход которого  вл етс  тактовьм вхо дом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которо го подключены к адресным входам первого , второго и третьего накопителей информационные входы второго и треть его накопителей  вл ютс  информационными входами устройства, первый выход третьего накопител  соединен с первым входом элемента И, второй вхо которого подключен к выходу элемента сравнени , выходы первого порогового элемента соединены соответственно с первой группой входоввторого порого вого элемента, элементы ИЛИ, первый и второй элементы задержки, первый и второй дешифраторы, блок записи .эталонных импульсов 12D, . Недостатком данного устройства  вл етс  его низкое быстродействие. Этот недостаток определ етс , во-пер вых, тем, что в каждом тактовом интервале осуществл етс  последователь кое (бит за битом ) сравнение выбороч ной комбинации с эталоном и суммирование результатов сравнени . Во-вто512 рых, ввод эталона и маски требует прерывани  анализа комбинаций. Целью изобретени   вл етс  повьше кие быстродействи  устройства дл  . . приема информации. Поставленна  цель достигаетс  тем, что в устройство дл  приема информации , содержащее блок синхронизации х содержащее бйок синхронизации,перТ вый вход которого  вл етс  тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса,, выходы которого подключены к адресным входам первого , второго и третьего накопителей, информационные входы второго и третьего накопител   вл ютс  информационными входами устройства, первый выход . третьего накопител  соединен с первым входом элемента И, второй вход которого подключен к выходу элемента сравнени , выходы первого порогового элемента соединены соответственно с первой группой входов второго поро- гового элемента, введены блок посто нной пам ти, сумматор, первый и вто- рой регистры,.триггер, дополнительные элементы И и элементы сравнени , коммутатор , первый вход:которого  вл етс  первым входом устройства, второй выход блока синхронизации подключен к синхронизирующему входу первого регистра и к первому входу триггера, второй вход триггера подключен к первому входу первого регистра, выход триггера подключен к второму входу коммутатора, третий выход блока синхронизации соединен с третьим входом коммутатора, выходы первого регистра, . кроме первого выхода соединены с информационными входами первого накопител  и с первыми входами элементов сравнени , кроме последнего, вторые входы элементов сравнени  подключены к выходам второго накопител , выход коммутатора соединен с первым входом последнего элемента сравнени  и с последним входом первого накопител  выходы третьего накопител , кроме первого, подключены к первым входам дополнительных элементов И, выходы дополнительных элементов сравнени  подключены к вторым входам дополнительных элементов.И, соответствующие выходы которых подключены к входам блока посто нной пам ти, выходы которого соединены с первой группой входов сумматора, выходы которого подключены к входам второго регистра. выходы которого подключены к второй группе входов сумматора и к второй группе входов второго порогового элемента, вторые, третьи и четвертые входы блока синхронизации  вл ютс  вторым, третьим и четвертым входами устройства, четвертый выход блока синхронизации подключен к второму входу второго регистра, п тый выход соединен с управл ющим входом второго порогового элемента, выход которого  вл етс  выходом устройства. На фиг.1 приведена функциональна  схема устройства; на фиг,2 - диаграм ма входных двоичных сигналов и тактовых импульсов; на фиТг.З - пример содержимого  чеек пам ти первого накопител ; на фиг.4 - диаграммы управл ющих сигналов. Устройство дл  приема информации содержит три накопител  1-3, содержащих каждый - т-разр дных  чеек пам ти, счетчик 4 адреса, первый регистр 5, триггер 6, коммутатор 7, элементы сравнени  8 , элементы , блок 10 посто нной пам ти. сумматор 11, второй регистр 12, второй поррговой элемент 13, первый, пороговый элемент 14, элементы И 15-18, блок 19 синхронизации. На фиг. также показаны вход 20 принимаемого сигнала, вход 21 тактовых импульсов, вход 22 синхроимпульсов, вход 23 команды ввода эталона, вход 24 команды ввода маски, входы 25 кода эталона, входы 26 кода маски, выход 27 синхросигналов ввода эталона , выход 28 синхросигналов ввода маски, вькод 29 обнаружител , выходы 30-36 блока синхронизации 19, выходы 37-1 .., первого накопител  1, выходы U,. m; т-разр дного регистра 5, выходы 39-t...rT второго накопител  2, выходы 40-1,..j третьего накопител  3 Устройство работает следующим образом. Принимаемые двоичные сигналы в виде последовательности элементарных посылок 0,,1 ХФИГ.2) поступают по входу 20 на первый вход коммутато ра 7 (фиг.1). На вход 21 поступают синхронизированные с двоичными сиг а лами тактовые импульсы (фиг.2). Очередной тактовый импульс, поступивший на вход 21, устанавливает в ноль счетчик 4 адреса, второй .р гистр 12 и запускает блок 19 синкрон зации, который в ответ на тактовый импульс вырабатьгеает в тактовом интервале (интервале между соседними тактовыми импульсами,фиг.4) следующие управл ющие сигналыJ на выходе 30 - первую пачку из q,-- импульсов (фиг.4), на выходе 31 - вторую пачку из (импульсов (фиг.4), задержанную относительно первой пачки, на выходе 32 - импульс ввода принимаемого двоичного сигнала (фиг.4), на выходе 33 - третью пачку из с импульсов (фиг.4), задержанную относительно второй пачки, на выходе 34 - четвертую пачку из t импульсов (фиг.4), задержанн5 ю относительно третьей пачки, на выходе 35, 36 - .синхронизированную команду ввода эталона и маски соответственно (на фиг.4 не показаны ) . Первьй накопитель 1 содержит выборочную N-разр дную комбинацию, обра- зованную двоичными сигналами, прин тыми в данном и в N-1 предыдущих тактовых интервалах. Эта комбинаци  упакована в накопителе 1 -разр дными словами, нумераци  которых начинаетс  от данного тактового интервала и совпадает с номером  чейки пам ти накопител , а в словах меньшим, разр дам соответствуют более старые двоичные сигналы. На фиг.З показано содержимое накопител  1 в моменты в слзгчае 16-разр дной выборочной комбинации, упакованной четырьм  4-разр дными словами (на фиг.З через S(i) обозначен двоичный сигнал в момент t). Накопители 2 и 3 содержат соответственно эталон и маску, упакованные аналогичным образом,-Эталон  вл етс  искомой комбинацией, а маска указыв-ает на информационные позиции эталона (на информационных позици х биты маски равны 1, иа неинформационных - О). Импульсы первой пачки (фиг,4) с выхода 30 блока синхронизации 19 поступают на суммирзтощий вход счетчика адреса 4, последовательно увеличива  его .содержимое на единицу. Выходной код счетчика 4 воздействует на адресные входы накопителе й 1-3, считыва  содержимое последовательно выбираемых  чеек пам ти на выходы 37 накопител  1, выходы 39 накопител  2, выходы 40 накопител  3. Следующий затем импульс второй пачки (фиг.4)с выхода 31 блока 19 синхронизации поступает на тактовый вход регистра 5, триггера 6 и записьюает в регистр 5 слово выборочной комбинации, а триггер 6 - содержимое первого разр да регистра 5, записанное в него из первого разр да 5 предьщущей  чейки накопител  I. При чтении первой  чейки накопител  1, т.е. при чтении первого слова выборочной комбинации, иа управл ющем входе коммутатора 7 с выхода 32 блокаО 19синхронизации действует импульс ввода (фиг.4), который пропускает принимаемый двоичный сигнал с входа 20на выход коммутатора 7 в течение времени, пока не закончитс  обработка первого слова выборочной комбинации . При обработке последующих слов на выход коммутатора 7 пропускаетс  содержимое триггера 6. Так как выходы первого регистра 5 подключены с перекосом к входам схем 8 сравнени  и к информационным входам накопи тел  I выход 38j i 2, 3, ..., m ..., подключен к входу злемента ; сравнени  8| и к (1-1)-му ийформационному входу накопител  I, а выход коммутатора 7 подключен к входу схемы сравнени  8 и к тп-му информационному входу накопител  1, то зтим обеспечиваетс  сдвиг слова выборочной комбинации на один бит в направлении к новому двоичному сигналу . Каждое слово выборочной клмбинаци поразр дно сравниваетс  с соответствующим словом эталона элементами 8 сравнени , кажда  из которых формирует сигнал логической I при сов падении и логического О при несовпадении сравниваемых битов. Результа ты сравнени  через элементы И 9 поступают на адресные входы блока 10 посто нной пам ти, выходной двоичный код которого показьгаает сколько единиц содержитс  в коде на адресных входах блока ТО посто нной пам ти. Элементы И 9 г„ блокируютс  в случа если на соответствующем выходе 40-1...гг накопител  3 присутствует бит О. Поэтому двоичный код на выходе блока 10 посто нной пам ти пока зывает число информационных позиций, на которых слово выборочной комбинации совпадает со словом эталона. Сум матор 11 суммирует двоичные числа с вьЬсодов блока 10 посто нной пам ти и второго регистра 12. Пс окончании операции суммировани  импульс 10880 6 третьей пачки (фиг.4) с выхода 33 блока 19 синхронизации действует на тактовый вход регистра 12 и записьшает в него содержимое сумматор 11. Следующий затем импульс четвертой пачки (фиг.4) с выхода 34 блока 19 синхронизации поступает на управл ющий вход Запись/чтение накопител  1 и записывает в него обработанное слово выборочной комбинации. После аналогичной обработки , слов выборочной комбинации второй регистр 12 будет содержать число, равное числу информационных позиций, на которых выборочна  комбинаци  совпадает с зталоном. Если зто число не мень- . ше порогового числа в первом пороговом элементе 14, то импульс Четвертой пачки (фиг.4) с выхода 34 блока 19 синхронизации, поступающий на стробирующий вход второго порогового злемента 13, считывает на выход 29 решение об обнаружении комбинации. С окончанием последнего импульса четвертой пачки накопитель 1 будет содержать выборочную комбинацию, сдвинутую на один бит в направлении к новому сигналу (фиг.З). Аналогичньпу образом осуществл етс  анализ выборочных комбинаций в последунидих тактовых интервалах. Дл  ввода эталона на вход 23 поступает команда ввода эталона. Блок 19 синхронизирует ее по тактовому интервалу и вьодает на выходе 35 логическую 1 в течение тактовго интервала . При этом импульсы первой пачки с выхода 30 блока синхронизации 19 проход т через элемент И 15 на выход 27 в качестве синхроимпульсов ввода эталона, а импульсы четвертой пачки с выхода 34 блока 19 синхронизации проход т через элемент И 16 на управл ющий вход Запись/чтение накопител  2, записрлша  в него слова эталона с входов 25 одновременно с записью слов выборочной комбинации в накопитель I. Аналогичным образом используютс  элементы И 17 и 18 дл  ввода маски в накопитель 3 при поступлении на вход 24 команды ввода маски. Повьшение быстродействи  предложенного устройства достигаетс  параллельной обработкой N-разр дных слов выборочной комбинации элементами сравнени , элементами И, блоком посто нной . пам ти. При этом

710880518

в тактовом интервале требуетс  cj,предложенное устройство выигрывает

шагов,на каждом из которых осущест- .в быстродействии по сравнению с пррвл етс  сравнение, маскирование и под-тотипом примерно в-Щ-раз, так как

счет количества единиц, в то врем накопитель в предпожеином устройстве

как в известном устройстве требует- 5не каждом шаге осзпцествл ет цикл

с  т, таких шагов. Если накопителисчитывани  и цикл записи, а

 вл ютс  наиболее медленно действую-в прототипе - только цикл счищими элементами в устройстве, тотывани .

5( s(Ki)Q

П

«

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ, содержащее блок синхронизации, первый вход которого является тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которого подключены к адресным входам первого, второго и третьего накопителей, информационные входы второго и третьего накопителей являются информационными входами устройства, первый выход третьего накопителя соединен с первым входом элемента

   И, второй вход которого подключен к выходу элемента сравнения, выходы первого порогового элемента соединены соответственно с первой группой входов второго порогового элемента, отличающееся тем, что, с целью повышения быстродействия, в устройство введены блок постоянной памяти, сумматор, первый и второй регистры, триггер, дополнительные элементы И и элементы сравнения, коммутатор , первый вход которого является первым входом устройства, второй выход блока синхронизации подключен к синхронизирующему входу первого регистра и к первому входу триггера, второй вход триггера подключен к первому выходу первого регистра, выход триггера подключен к второму входу.коммутатора; третий выход блока синхронизации соединен с третьим входом коммутатора, выходы первого регистра, кроме первого выхода,соединены с информационными входами первого накопителя и с первыми входами элементов сравнения, кроме последнего, вторые входы элементов сравнения подключены к выходам второго накопителя, выход коммутатора соединен с первым входом последнего элемента сравнения и с последним входом первого накопителя, выходы третьего накопителя, кроме первого, подключены к первым входам дополнительных элементов И, выходы дополнительных элементов сравнения подключены к вторым входам дополнительных . элементов И, соответствующие выходы которых подключены к входам блока постоянной памяти, выходы которого соединены с первой группой, входов сумматора, выходы которого подключены к входам второго регистра, выходы которого подключены к второй группе входов сумматора и к второй группе входов второго порогового элемента, вторые, третьи и четвертые входы блокабсинхронизации являются вторым, третьим и четвертым входами устройства, четвертый выход блока синхронизации подключен к второму входу второго регистра,пятый выход соединен с управляющим входом второго порогового элемента, выход которого является выходом устройства.

   ω cz