SU1633462A1 - Устройство дл контрол конвейерной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислитепь- ной технике и может быть использовано в системах контрол  пам ти конвейерного типа дл  высокопроизводительных вычислительных машин. Целью изобретени   вл етс  повышение производительности контрол  и расширение функциональных возможностей устройства за счет пакетировани  ошибок и послойного маскировани  разр дов. Устройство содержит первую и вторую группы сумматоров по модулю два. группу регистров маски, группу элементов И, группу регистров данных, элемент ИЛИ и триггер. Повышение производительности контрол  достигаетс  за счет сопровождени  пакета ошибок только двум  сигналами ошибки: в начале и в конце пакета . Кроме того, устройство позвол ет тестировать каждый банк быстродействующей расслоенной конвейерной пам ти с индивидуальным поразр дным маскированием каждого банка. 2 ил. LO

Description

Изобретение относитс  к вычислительной технике и может быть использовано в системах контрол  пам ти конвейерного типа дл  высокопроизводительных вычислительных машин.

Цель изобретени  - повышение производительности контрол  и расширение функциональных возможностей устройства за счет пакетировани  ошибок и послойного маскировани  разр дов.

На фиг. 1 показана функциональна  схема устройств дл  контрол  конвейерной пам ти; на фиг. 2 - временна  диаграмма его работы.

Устройство сравнени  (фиг. I) содержит первую группу сумматоров по модулю два 1, элемент ИЛИ 2, группу регистров 3 маски, группу элементов И 4, группу регистров 5 данных, вторую группу сумматоров по модулю два 6 и триггер 7. На первый вход 8 каждого сумматора 1 поступает один разр д кода контролируемых данных,

а на второй вход 9 - соответствующий разр д эталонного кода. Элементы И 4 имеют первые 10 и вторые 1 1 входы. Регистры 5 данных (РД) имеют информационные входы 12, входы синхронизации 13, первые 14 и вторые 15 выходы. Сумматоры 6 второй группы имеют первый 16 и второй 17 входы. Регистр 3 маски (РМ) имеет вход 18 управлени  записью, вход 19 синхронизации и информационные входы 20. Выход элемента ИЛИ 2 подключен к информационному входу 21 триггера 7, а на синхровход 22 триггера поступают импульсы синхронизации с входа 23 синхронизации устройства.

Устройство работает следующим образом.

Предположим, что тестируемое конвейерное запоминающее устройство имеет разр дность М бит и расслоение на К банков пам ти . При этом адреса слов данных дл  банков пам ти чередуютс  с периодом К. Например, первому банку пам ти принадлежат адреса О, К, 2К и т. д., а банку с ноО GO СО 4

О

ю

мером N5 принадлежат адреса N$-1, Ne+K-I, N«+2K-1 и т д., где М$- номер банка (,2, ,K) Считаем, что конвейер операций записи и считывани  в пам ти требует Р тактов синхронизации Это означает, что операции записи и считывани  будут завершены за Р тактов синхронизации, а одновременно в конвейере могут находитьс  на разных стади х выполнени  до Р операций Разр ды считываемого из контролируемой пам ти слов данных Д (,2, ,М) поступают на первый вход 8 сумматоров 1, а на второй его вход 9 подаютс  соответствующие разр ды 3i эталонного кода Если в результате ошибки в считываемых данных , то на выходе t-ro сумматора группы 1 по вл етс  сигнал несовпадени  (фиг 2) Этот сигнал поступает на первый вход 10 j-го элемента И 4 Если при этом на второй вход 11 элемента И из регистра маски поступает разрешающий сигнал , то сигнал несовпадени  проходит на вход 12 г-го регистра 5 данных На его вход 13 синхронизации поступают синхроимпульсы (СИ), по положительному фронту которых происходит прием в младший 1-й разр д РД 5 кода на его входе 12 со сдвигом содержимого РД на один разр д в сторону старших разр дов Регистр 5 имеет два выхода первый выход  вл етс  выходом К+1 разр да РД (фиг 2 соответствует ), а выход 15 представл ет собой параллельный выход всех разр дов РД Таким образом, на входе 16 сумматора 6 задержанный на К тактов сигнал несовпадени  по вл етс  в том же такте, когда на вход 17 приходит сигнал несовпадени  с выхода элемента И 4 (можно вход 17 сумматора 6 вместо выхода элемента И 4 подключить к выходу первого разр да РД 5) Если в некотором банке пам ти (на фиг 2 это второй банк) возникает пакет ошибок (на фиг 2 пакет содержит 3 ошибки), то на выходе сумматора 6 первый сигнал 24 несовпадени  по вл етс  в такте обнаружени  первой ошибки, а второй сигнал 25 - в момент первого правильного считывани  (первый верный бит после пакета ошибок) из того же банка пам ти Два сигнала ошибки формируютс  независимо от числа ошибочных бит в пакете ошибок Сигналы с выходов сумматоров 6 всех разр дов через элемент ИЛИ 2 поступают на информационный вход 21 триггера 7, который фикси рует по отрицательному фронту СИ сигнал обнаружени  ошибки Сигнал ошибки QLLJ с выхода триггера 7 поступает на выход сигнала 26 ошибки блока сравнени  Триггер 7 необходим дл  исключени  возникновени  помех, св занных с разным моментом прихода сигналов на первые и вторые входы элементов 1,4 н 6

Регистры 3 маски позвол ют замаскировать сигнал несовпадени  дл  любого разр да контролируемой пам ти раздельно дл  каждого банка пам ти. Каждый РМ 3 представл ет собой К-разр дный кольцевой регистр сдвига, где К - число банков пам ти Перед запуском процесса сравнени  по управл ющему входу 27 сигналы записи поступают на вход 18 РМ, а по входу 20 с входа 28 ввода кода маски устройства поступает записываемый код маски.

0 Во врем  проведени  процесса контрол  на вход 19 синхронизации РМ поступают импульсы синхронизации, по заднему фронту которых происходит сдвиг кода в РМ С выхода первого разр да РМ сигнал разрешени  поступает на вторые входы элементов И 4 Если в первом разр де-уровень разрешающего сигнала, то проход сигнала несовпадени  через элементы И4 разрешен, иначе - не разрешен Сдвиг кода в РМ происходит в сторону младших разр дов, а сам

n PM3 замкнут в кольцо по сдвигу данных, т е бит маски из первого разр да переписываетс  в К и Следовательно, код на выходе РМ повтор етс  с периодом К, что позвол ет раздельно маскировать каждый банк пам ти данного разр да Число разр 5 дов в РД 5 должно быть не менее Р тактов синхронизации, требуемых дл  завершени  обращени  к конвейерной пам ти В этом случае при обнаружении ошибки по сигналу QUJ можно прекратить обращение в пам ть, а за последующие Р импуль0 сов синхронизации в РД запишетс  код несовпадени , вызвавший сигнал QLLI и коды дл  последующих Р-1 слов, наход щихс  в конвейере в момент по влени  QLLI, что позвол ет избежать потери информации конт рол  Хранимый в РД 5 код может быть

5 считан с информационных выходов 29 устройства сравнени 

Таким образом, устройства сравнени  позвол ют повысить производительность контрол  за счет ускорени  обработки оши° бок, так как дл  пакета ошибок необходимо обработать только два сигнала начала и конца пакета ошибок Кроме того, устройство сравнени  позвол ет тестировать каждый банк быстродействующей расслоен5 ной конвейерной пам ти с индивидуальным поразр дным маскированием каждого банка , что расшир ет его функциональные возможности

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  конвейерной пам ти , содержащее первую группу сумматоров по модулю два, первые входы которых  вл ютс  входами контролируемых данных , а вторые входы  вл ютс  входами эталонного кода, отличающеес  тем, что, с целью повышени  производительности контрол  и расширени  функциональных возможностей устройства за счет пакетировани 

   ошибок и послойного маскировани  разр дов , в него введена группа регистров маски, группа регистров данных, группа элементов И, втора  группа сумматоров по модулю два. элемент ИЛИ и триггер, причем первые входы элементов И группы подключены к выходам соответствующих сумматоров по модулю два первой группы, вторые входы элементов И группы соединены с выходами соответствующих регистров маски, входы записи которых  вл ютс  управл ющими входами устройства, а информационные входы - входами кода маски устройства , выходы элементов И группы подключены к вторым входам соответствующих сумматоров по модулю два второй группы и к

   информационным входам соответствующих регистров данных, первые выходы которых соединены с первыми входами соответствующих сумматоров по модулю два второй группы, выходы которых подключены к входам элемента ИЛИ, выход которого соединен с информационным входом триггера, синхровход которого подключен к х:инхро- входам сдвига группы регистров маек, группы регистров данных, и  вл етс  входом синхронизации устройства, выход риггера  вл етс  выходом сигнала ошибки устройства , параллельные выходы регистров данных группы  вл ютс  информационными выходами устройства.

   23

   26

   Фиг.1

   Банк пам ти: И Ш N I Л Ш N I Л Ш Б I Л Ш Таты: / 2 3 4- 5 6 7 8 9 10 11 12 13 П 15

   Фиг. 2