JPS6112575B2 - - Google Patents
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- Publication number
- JPS6112575B2 JPS6112575B2 JP53098935A JP9893578A JPS6112575B2 JP S6112575 B2 JPS6112575 B2 JP S6112575B2 JP 53098935 A JP53098935 A JP 53098935A JP 9893578 A JP9893578 A JP 9893578A JP S6112575 B2 JPS6112575 B2 JP S6112575B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- register
- output
- arithmetic
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Description
【発明の詳細な説明】
この発明は演算用レジスタを複数本直列に接続
して使用する演算装置に対する演算制御装置に関
する。
して使用する演算装置に対する演算制御装置に関
する。
従来、低価格の小型電子計算機、いわゆる電卓
や金銭登録機用の中央処理装置、いわゆるCPU
を設計するに当つてCPU用LSIのチツプ面積の縮
少、制御ゲート数の低減を図るため、演算用レジ
スタを複数本直列接続する方式がよく用いられて
いた。
や金銭登録機用の中央処理装置、いわゆるCPU
を設計するに当つてCPU用LSIのチツプ面積の縮
少、制御ゲート数の低減を図るため、演算用レジ
スタを複数本直列接続する方式がよく用いられて
いた。
この直列接続の演算用レジスタを用いる場合に
は、その直列接続されたレジスタ中の何れの１本
を選択して演算を行うかにより、プログラム設計
時において演算命令をレジスタの循環周期に合せ
て配置していた。例えば二つの演算用レジスタを
使用する場合に、その第１レジスタを、プログラ
ムの偶数番地の命令と対応させ、第２レジスタを
プログラムの奇数番地の命令と対応させても、一
般にこれ等第１、第２レジスタをプログラムの番
地ごとに交互に使用することは少なく、その直列
レジスタ以外のレジスタを使用したり、その直列
レジスタに無関係な入出力命令などがあるため、
上記レジスタとプログラムの偶数番地、奇数番地
との関係はずれてしまう。このためプログラムの
設計が非常に複雑になる。
は、その直列接続されたレジスタ中の何れの１本
を選択して演算を行うかにより、プログラム設計
時において演算命令をレジスタの循環周期に合せ
て配置していた。例えば二つの演算用レジスタを
使用する場合に、その第１レジスタを、プログラ
ムの偶数番地の命令と対応させ、第２レジスタを
プログラムの奇数番地の命令と対応させても、一
般にこれ等第１、第２レジスタをプログラムの番
地ごとに交互に使用することは少なく、その直列
レジスタ以外のレジスタを使用したり、その直列
レジスタに無関係な入出力命令などがあるため、
上記レジスタとプログラムの偶数番地、奇数番地
との関係はずれてしまう。このためプログラムの
設計が非常に複雑になる。
一方、プログラムシーケンス制御回路に、演算
用レジスタの１本分をシフトするに必要な時間、
いわゆるワード時間ごとに歩進するワードカウン
タを設け、そのワードカウンタは前記直列接続し
た演算用レジスタの数をＮとする時、Ｎ進カウン
タとする。直列レジスタの１つを利用する時はそ
の実行しようとする命令が指定するレジスタと、
その内容が出力されるワードであるかをワードカ
ウンタの内容を読み取つて判定することをプログ
ラムにより行い、不一致の場合はプログラムによ
り、例えばなにもしない命令、いわゆるNO
OPERETIONを実行させて目的とする演算用レ
ジスタの内容が出力されるワード周期となるよう
にプログラムで制御していた。このためプログラ
ムの介入が多く、それだけ命令数が多くなる欠点
があつた。
用レジスタの１本分をシフトするに必要な時間、
いわゆるワード時間ごとに歩進するワードカウン
タを設け、そのワードカウンタは前記直列接続し
た演算用レジスタの数をＮとする時、Ｎ進カウン
タとする。直列レジスタの１つを利用する時はそ
の実行しようとする命令が指定するレジスタと、
その内容が出力されるワードであるかをワードカ
ウンタの内容を読み取つて判定することをプログ
ラムにより行い、不一致の場合はプログラムによ
り、例えばなにもしない命令、いわゆるNO
OPERETIONを実行させて目的とする演算用レ
ジスタの内容が出力されるワード周期となるよう
にプログラムで制御していた。このためプログラ
ムの介入が多く、それだけ命令数が多くなる欠点
があつた。
更に１ワード内で複数の処理を実行するいわゆ
る可変語長方式は処理速度が速い特徴があるが、
この方式を前記直列演算用レジスタ方式に適用す
ると、プログラムの各命令と、その実行に必要と
するレジスタとの関係がすぐずれてしまい、プロ
グラムを作ることが非常に困難となる。
る可変語長方式は処理速度が速い特徴があるが、
この方式を前記直列演算用レジスタ方式に適用す
ると、プログラムの各命令と、その実行に必要と
するレジスタとの関係がすぐずれてしまい、プロ
グラムを作ることが非常に困難となる。
この発明の目的は直列接続された演算用レジス
タを用い、しかもプログラムの設計が容易であ
り、かつプログラムの介入なしにハードウエアで
命令と、それに必要な演算用レジスタとの関係を
自動的に同期させることができる演算制御装置を
提供することにある。
タを用い、しかもプログラムの設計が容易であ
り、かつプログラムの介入なしにハードウエアで
命令と、それに必要な演算用レジスタとの関係を
自動的に同期させることができる演算制御装置を
提供することにある。
この発明によれば、Ｎ個のレジスタを直列に接
続し、その出力を演算処理回路へ入力し、又は演
算処理回路の出力を上記Ｎ個のレジスタの直列接
続に入力する演算装置において、上記シフトレジ
スタと同期して、その１つ分のレジスタをシフト
する時間、即ちワード時間ごとに歩進するＮ進の
ワードカウンタが設けられ、そのワードカウンタ
の計数内容と、Ｎワード中の特定の１ワードを指
定する信号との一致が一致検出回路で検出され、
その検出出力によりゲートが開らかれる。そのゲ
ートを通じて演算実行時間信号を上記演算処理回
路へ供給する。
続し、その出力を演算処理回路へ入力し、又は演
算処理回路の出力を上記Ｎ個のレジスタの直列接
続に入力する演算装置において、上記シフトレジ
スタと同期して、その１つ分のレジスタをシフト
する時間、即ちワード時間ごとに歩進するＮ進の
ワードカウンタが設けられ、そのワードカウンタ
の計数内容と、Ｎワード中の特定の１ワードを指
定する信号との一致が一致検出回路で検出され、
その検出出力によりゲートが開らかれる。そのゲ
ートを通じて演算実行時間信号を上記演算処理回
路へ供給する。
例えば第１図に示すように、読出し専用メモリ
のようなメモリ１１に記憶されているプログラム
の各命令はアドレスレジスタ１２により番地指定
されてラツチ回路１３に読出される。ラツチ回路
１３に命令がラツチされると、ラツチ回路１３の
信号線１４を通じて処理実行タイミング発生回路
１５が駆動され、これより演算実行時間信号が発
生する。従来においてはこの演算実行時間信号は
そのまゝ演算処理回路１６へ供給され、そのタイ
ミングでラツチ回路１３内の命令が演算処理回路
１６で解読実行されていた。演算処理回路１６に
は演算処理のために１ワードのレジスタ１７が設
けられると共に複数、この例では２個のレジスタ
１８及び１９が直列に接続されたものも設けられ
て制御ゲートの数を少なくするようにされてい
る。
のようなメモリ１１に記憶されているプログラム
の各命令はアドレスレジスタ１２により番地指定
されてラツチ回路１３に読出される。ラツチ回路
１３に命令がラツチされると、ラツチ回路１３の
信号線１４を通じて処理実行タイミング発生回路
１５が駆動され、これより演算実行時間信号が発
生する。従来においてはこの演算実行時間信号は
そのまゝ演算処理回路１６へ供給され、そのタイ
ミングでラツチ回路１３内の命令が演算処理回路
１６で解読実行されていた。演算処理回路１６に
は演算処理のために１ワードのレジスタ１７が設
けられると共に複数、この例では２個のレジスタ
１８及び１９が直列に接続されたものも設けられ
て制御ゲートの数を少なくするようにされてい
る。
レジスタ１８，１９は直列に接続されているた
め、これを利用するには、その利用しようとする
レジスタの内容が読出されるワード時間に行う必
要があり、利用しない内容が読出されている時に
それを利用してしまうと誤つた演算処理となり、
かつその利用しない内容が消されてしまうおそれ
がある。このようなことがないようにこの発明で
は次のように構成される。
め、これを利用するには、その利用しようとする
レジスタの内容が読出されるワード時間に行う必
要があり、利用しない内容が読出されている時に
それを利用してしまうと誤つた演算処理となり、
かつその利用しない内容が消されてしまうおそれ
がある。このようなことがないようにこの発明で
は次のように構成される。
直列接続されている演算用レジスタの数、この
例ではレジスタ１８と１９との２個と対応して２
進ワードカウンタ２１が設けられる。このカウン
タ２１として例えばＤ型フリツプフロツプ２２が
設けられ、そのＱ出力がインバータ２３を通じて
Ｄ端子へ戻され、ワードクロツクによりインバー
タ２３の出力がフリツプフロツプ２２に読込まれ
る。従つてフリツプフロツプ２２のＱ出力、即ち
２進ワードカウンタ２１の出力は第２図に示すよ
うに１ワードごとに高レベル“１”と低レベル
“０”とが繰返されてカウンタ２１の計数内容が
変化する。
例ではレジスタ１８と１９との２個と対応して２
進ワードカウンタ２１が設けられる。このカウン
タ２１として例えばＤ型フリツプフロツプ２２が
設けられ、そのＱ出力がインバータ２３を通じて
Ｄ端子へ戻され、ワードクロツクによりインバー
タ２３の出力がフリツプフロツプ２２に読込まれ
る。従つてフリツプフロツプ２２のＱ出力、即ち
２進ワードカウンタ２１の出力は第２図に示すよ
うに１ワードごとに高レベル“１”と低レベル
“０”とが繰返されてカウンタ２１の計数内容が
変化する。
一方、ラツチ回路１３にラツチされている命令
には、その命令が使用する演算用レジスタの指定
ビツトが含まれ、即ち直列レジスタ１８，１９に
対する指定は、Ｎワード中の特定の１ワードを指
定する信号として含まれ、これはラツチ回路１３
から信号線２４を通じて出力される。このＮワー
ド、この例では２ワード中の何れの１ワードかを
指定する信号と２進ワードカウンタ２１の計数内
容との一致が一致検出回路２５で検出される。一
致検出回路２５は、この例では１個の排他的論理
和回路で構成され、その出力は反転されてゲート
２６へ制御信号として供給される。線２４のワー
ドを指定する信号とワードカウンタ２１の計数内
容とが一致すると、一致検出回路２５の出力が高
レベルとなり、ゲート２６が開けられる。よつて
この時、ゲート２６を通じて処理タイミング発生
回路１５からの演算実行時間信号が演算処理回路
１６へ供給される。
には、その命令が使用する演算用レジスタの指定
ビツトが含まれ、即ち直列レジスタ１８，１９に
対する指定は、Ｎワード中の特定の１ワードを指
定する信号として含まれ、これはラツチ回路１３
から信号線２４を通じて出力される。このＮワー
ド、この例では２ワード中の何れの１ワードかを
指定する信号と２進ワードカウンタ２１の計数内
容との一致が一致検出回路２５で検出される。一
致検出回路２５は、この例では１個の排他的論理
和回路で構成され、その出力は反転されてゲート
２６へ制御信号として供給される。線２４のワー
ドを指定する信号とワードカウンタ２１の計数内
容とが一致すると、一致検出回路２５の出力が高
レベルとなり、ゲート２６が開けられる。よつて
この時、ゲート２６を通じて処理タイミング発生
回路１５からの演算実行時間信号が演算処理回路
１６へ供給される。
初期状態におけるレジスタ１８を指定する場合
は信号線２４のワード指定信号は“０”、レジス
タ１９を指定する場合は指定信号は“１”とす
る。今ワード指定信号が“０”である場合に、ワ
ードカウンタ２１の出力が“１”であれば、初期
状態におけるレジスタ１９の内容が出力されるワ
ードであつて、この時は一致検出回路２５の出力
は低レベル“０”となり、ゲート２６は閉じた
まゝであつて、タイミング発生回路１５から実行
時間信号が出ているがこれは演算処理回路１６へ
供給されないため、演算処理が行われず、またラ
ツチクロツク発生回路２７は駆動されないため、
ラツチ回路１３はその命令が保持されたまゝであ
る。
は信号線２４のワード指定信号は“０”、レジス
タ１９を指定する場合は指定信号は“１”とす
る。今ワード指定信号が“０”である場合に、ワ
ードカウンタ２１の出力が“１”であれば、初期
状態におけるレジスタ１９の内容が出力されるワ
ードであつて、この時は一致検出回路２５の出力
は低レベル“０”となり、ゲート２６は閉じた
まゝであつて、タイミング発生回路１５から実行
時間信号が出ているがこれは演算処理回路１６へ
供給されないため、演算処理が行われず、またラ
ツチクロツク発生回路２７は駆動されないため、
ラツチ回路１３はその命令が保持されたまゝであ
る。
次のワードになると、ワードカウンタ２１の出
力は“０”となり、ワード指定信号は“０”の
まゝであるため、一致検出回路２５で一致が検出
され、ゲート２６が開き、タイミング発生回路１
５からの演算実行時間信号が演算処理回路１６へ
供給され、かつ初期状態におけるレジスタ１８の
内容が演算処理回路１６へ供給され、その内容を
利用してラツチ回路１３内の命令が実行される。
またゲート２６の出力によりクロツク発生回路２
７が駆動されてその出力のクロツクによりラツチ
回路１３の次の命令が読込まれる。
力は“０”となり、ワード指定信号は“０”の
まゝであるため、一致検出回路２５で一致が検出
され、ゲート２６が開き、タイミング発生回路１
５からの演算実行時間信号が演算処理回路１６へ
供給され、かつ初期状態におけるレジスタ１８の
内容が演算処理回路１６へ供給され、その内容を
利用してラツチ回路１３内の命令が実行される。
またゲート２６の出力によりクロツク発生回路２
７が駆動されてその出力のクロツクによりラツチ
回路１３の次の命令が読込まれる。
このようにしてこの発明によれば指定されたワ
ードタイミング、つまり指定されたレジスタの内
容が出力される時（或いは指定されたレジスタに
データを入力することができる時）その命令を実
行でき、指定されたワードタイミングでない時に
は指定されたワードになるまでその命令は実行さ
れない。従つて１ワード内に複数の命令を処理す
る可変語長システムにおいて、同一ワードタイミ
ング内に、異なるレジスタを指定する命令の実行
が可能となり、可変語長システムの機能を損うお
それはない。
ードタイミング、つまり指定されたレジスタの内
容が出力される時（或いは指定されたレジスタに
データを入力することができる時）その命令を実
行でき、指定されたワードタイミングでない時に
は指定されたワードになるまでその命令は実行さ
れない。従つて１ワード内に複数の命令を処理す
る可変語長システムにおいて、同一ワードタイミ
ング内に、異なるレジスタを指定する命令の実行
が可能となり、可変語長システムの機能を損うお
それはない。
またプログラムを設計する際に、直列レジスタ
の出力が何れのワードタイムであるかを考えずに
行うことができ、その設計が容易である。
の出力が何れのワードタイムであるかを考えずに
行うことができ、その設計が容易である。
この発明装置ではワードプログラム２１を設け
る必要があるが、この種の演算装置においては一
般に例えば表示回路のためにワードカウンタが設
けられているため、これを利用すればよく、この
装置のため付加する金物は僅かで済む。直列接続
する演算用レジスタの数は２個に限らず、任意の
数とすることができる。
る必要があるが、この種の演算装置においては一
般に例えば表示回路のためにワードカウンタが設
けられているため、これを利用すればよく、この
装置のため付加する金物は僅かで済む。直列接続
する演算用レジスタの数は２個に限らず、任意の
数とすることができる。
第１図はこの発明による演算制御装置の一例を
示すブロツク図、第２図はワードカウンタの出力
を示す波形図である。 １１：プログラムメモリ、１２：アドレスレジ
スタ、１３：命令ラツチ回路、１５：演算タイミ
ング発生回路、１６：演算処理回路、１８，１
９：直列レジスタ、２１：ワードカウンタ、２
４：ワード指定信号線、２５：一致検出回路。
示すブロツク図、第２図はワードカウンタの出力
を示す波形図である。 １１：プログラムメモリ、１２：アドレスレジ
スタ、１３：命令ラツチ回路、１５：演算タイミ
ング発生回路、１６：演算処理回路、１８，１
９：直列レジスタ、２１：ワードカウンタ、２
４：ワード指定信号線、２５：一致検出回路。
Claims (1)
- １ Ｎ個（Ｎは１以上の整数）のレジスタが直列
に接続され、その直列レジスタの出力を演算処理
回路へ入力し、又は演算処理回路の出力を上記直
列レジスタへ入力する演算装置において、上記レ
ジスタの動作と同期して、その１つ分のシフト時
間ごとに計数するＮ進ワードカウンタと、そのＮ
進ワードカウンタの計数値とＮワード中の特定の
１ワードを指定する信号との一致を検出する一致
検出回路と、その一致検出出力により演算実行時
間信号を上記演算処理回路へ供給するゲートとを
具備する演算制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9893578A JPS5525189A (en) | 1978-08-14 | 1978-08-14 | Arithmetic controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9893578A JPS5525189A (en) | 1978-08-14 | 1978-08-14 | Arithmetic controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525189A JPS5525189A (en) | 1980-02-22 |
| JPS6112575B2 true JPS6112575B2 (ja) | 1986-04-09 |
Family
ID=14232972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9893578A Granted JPS5525189A (en) | 1978-08-14 | 1978-08-14 | Arithmetic controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5525189A (ja) |
-
1978
- 1978-08-14 JP JP9893578A patent/JPS5525189A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5525189A (en) | 1980-02-22 |
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