JPH04337841A - トレースメモリｌｓｉ - Google Patents
トレースメモリｌｓｉInfo
- Publication number
- JPH04337841A JPH04337841A JP3139565A JP13956591A JPH04337841A JP H04337841 A JPH04337841 A JP H04337841A JP 3139565 A JP3139565 A JP 3139565A JP 13956591 A JP13956591 A JP 13956591A JP H04337841 A JPH04337841 A JP H04337841A
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- JP
- Japan
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- trace
- ram
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- Pending
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- 230000004044 response Effects 0.000 claims abstract description 3
- 238000013500 data storage Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はトレースメモリＬＳＩに関し、特
にＲＡＭを内蔵したトレースメモリＬＳＩに関する。
にＲＡＭを内蔵したトレースメモリＬＳＩに関する。
【０００２】
【従来技術】従来、この種のトレースメモリＬＳＩにお
いては、トレースデータの情報量が少なかったため、ト
レース書込データ用の入力ピンと、トレース読出データ
用の出力ピンとが別々の端子で構成されていた。
いては、トレースデータの情報量が少なかったため、ト
レース書込データ用の入力ピンと、トレース読出データ
用の出力ピンとが別々の端子で構成されていた。
【０００３】しかし、上述した従来のトレースメモリＬ
ＳＩでは、トレース書込データ用入力ピンとトレース読
出データ用出力ピンとが独立しているので、トレースデ
ータの情報量の増大に伴ってＬＳＩピンが増加するため
、ゲート数が小さいにもかかわらず規模の大きなＬＳＩ
を採用するか、又は規模を押えてトレース情報を削減し
なければならないという欠点がある。
ＳＩでは、トレース書込データ用入力ピンとトレース読
出データ用出力ピンとが独立しているので、トレースデ
ータの情報量の増大に伴ってＬＳＩピンが増加するため
、ゲート数が小さいにもかかわらず規模の大きなＬＳＩ
を採用するか、又は規模を押えてトレース情報を削減し
なければならないという欠点がある。
【０００４】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はトレースデータ
の情報量が増加しても端子数の増加を最小限に抑えるこ
とができるトレースメモリＬＳＩを提供することである
。
ためになされたものであり、その目的はトレースデータ
の情報量が増加しても端子数の増加を最小限に抑えるこ
とができるトレースメモリＬＳＩを提供することである
。
【０００５】
【発明の構成】本発明によるトレースメモリＬＳＩは、
書込モード時にトレースデータが入力される外部端子と
、前記トレースデ−タを順次記憶するメモリと、モ−ド
切換信号の入力に応答して前記メモリ内のトレースデ−
タを読出し、前記外部端子に順次出力する制御回路とを
有することを特徴とする。
書込モード時にトレースデータが入力される外部端子と
、前記トレースデ−タを順次記憶するメモリと、モ−ド
切換信号の入力に応答して前記メモリ内のトレースデ−
タを読出し、前記外部端子に順次出力する制御回路とを
有することを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明によるトレースメモリＬＳＩ
の一実施例の主要部の構成を示すブロック図である。図
において本実施例のトレースメモＬＳＩは、トレースデ
ータを記憶する書込モードと、書込んだトレースデータ
を読出す読出モードとを有するものであり、ＲＡＭ２を
含んで構成されている。その書込み動作を停止し、読出
し動作を開始させるためのモード切換用の信号（以下、
停止信号と称する）の入力される端子が１８０ である
。この端子１８０ への停止信号１８は停止条件回路６
に入力される。
の一実施例の主要部の構成を示すブロック図である。図
において本実施例のトレースメモＬＳＩは、トレースデ
ータを記憶する書込モードと、書込んだトレースデータ
を読出す読出モードとを有するものであり、ＲＡＭ２を
含んで構成されている。その書込み動作を停止し、読出
し動作を開始させるためのモード切換用の信号（以下、
停止信号と称する）の入力される端子が１８０ である
。この端子１８０ への停止信号１８は停止条件回路６
に入力される。
【０００８】また、本実施例のトレースメモリＬＳＩは
、データ端子１００ を複数個（数十ピン）有する。こ
の端子１００ は上述の書込モード時に入力端子となり
、また読出モード時に出力端子となる。このように、端
子を入力用及び出力用に共用することにより、端子数の
増加を抑えているのである。そして、書込モード時には
、端子１００ のデータ１０を、バッファ回路９及びレ
ジスタ１を用いてＲＡＭ２に書込み、読出モード時には
、ＲＡＭ２からのデータ１３が、レジスタ３及びバッフ
ァ回路８を介して端子１００ に出力されるのである。 なお、複数の端子１００ の各々についてバッファ回路
等が設けられるものとする。
、データ端子１００ を複数個（数十ピン）有する。こ
の端子１００ は上述の書込モード時に入力端子となり
、また読出モード時に出力端子となる。このように、端
子を入力用及び出力用に共用することにより、端子数の
増加を抑えているのである。そして、書込モード時には
、端子１００ のデータ１０を、バッファ回路９及びレ
ジスタ１を用いてＲＡＭ２に書込み、読出モード時には
、ＲＡＭ２からのデータ１３が、レジスタ３及びバッフ
ァ回路８を介して端子１００ に出力されるのである。 なお、複数の端子１００ の各々についてバッファ回路
等が設けられるものとする。
【０００９】さらにまた、端子１５０ は、アドレス入
力用の端子である。ここに入力されたアドレスは、演算
回路４及びレジスタ５によるアドレスカウンタで１クロ
ック毎にカウントアップ又はカウントダウンされ、アド
レス１６をＲＡＭ２へ供給する。
力用の端子である。ここに入力されたアドレスは、演算
回路４及びレジスタ５によるアドレスカウンタで１クロ
ック毎にカウントアップ又はカウントダウンされ、アド
レス１６をＲＡＭ２へ供給する。
【００１０】ところで、停止条件回路６は、周知のホー
ルド回路であり、外部からの割込信号や装置のエラー信
号等を保持する構成である。例えば、図３に示されてい
るように、割込信号等の停止信号１８を入力の一方とす
るオア回路６１と、正論理出力をオア回路６１の入力の
他方に与えるレジスタ６２とで構成すれば良い。
ルド回路であり、外部からの割込信号や装置のエラー信
号等を保持する構成である。例えば、図３に示されてい
るように、割込信号等の停止信号１８を入力の一方とす
るオア回路６１と、正論理出力をオア回路６１の入力の
他方に与えるレジスタ６２とで構成すれば良い。
【００１１】かかる構成とすれば、停止信号１８が入力
されないときオア回路６１の出力はローレベル、レジス
タ６２の出力である停止条件信号１９はローレベル、停
止条件信号２０はハイレベルである。これに対し、停止
信号１８が一旦入力されると、オア回路６１の出力はハ
イレベル、レジスタ６２の停止条件信号１９はハイレベ
ル、停止条件信号２０はローレベルとなる。
されないときオア回路６１の出力はローレベル、レジス
タ６２の出力である停止条件信号１９はローレベル、停
止条件信号２０はハイレベルである。これに対し、停止
信号１８が一旦入力されると、オア回路６１の出力はハ
イレベル、レジスタ６２の停止条件信号１９はハイレベ
ル、停止条件信号２０はローレベルとなる。
【００１２】図１に戻り、かかる構成とされた本実施例
のトレースメモリＬＳＩの動作について図２のタイムチ
ャートを参照しつつ説明する。
のトレースメモリＬＳＩの動作について図２のタイムチ
ャートを参照しつつ説明する。
【００１３】まず、停止信号１８が入力されず、停止条
件が成立しない状態の時は、本メモリＬＳＩは書込モー
ドになっている。このときバッファ回路８の出力はハイ
インピーダンスとなっているため、トレース書込データ
１０は、バッファ回路９を介してデータ１１となり、書
込レジスタ１を介してデータ１２としてＲＡＭ２へ送ら
れる。また、演算回路４とアドレスレジスタ５との構成
によるアドレスカウンタにより、アドレス１６が指定さ
れる。それと同時に、ライトパルス２２が発生され、ア
ンド回路７を介してライトパルス２１がＲＡＭ２に与え
られる。これにより、ＲＡＭ２にトレースデータ１２が
書込まれる。
件が成立しない状態の時は、本メモリＬＳＩは書込モー
ドになっている。このときバッファ回路８の出力はハイ
インピーダンスとなっているため、トレース書込データ
１０は、バッファ回路９を介してデータ１１となり、書
込レジスタ１を介してデータ１２としてＲＡＭ２へ送ら
れる。また、演算回路４とアドレスレジスタ５との構成
によるアドレスカウンタにより、アドレス１６が指定さ
れる。それと同時に、ライトパルス２２が発生され、ア
ンド回路７を介してライトパルス２１がＲＡＭ２に与え
られる。これにより、ＲＡＭ２にトレースデータ１２が
書込まれる。
【００１４】以降、アドレスはカウントアップされ、１
クロック毎に新しいトレースデータ１０がＲＡＭ２に書
込まれる。
クロック毎に新しいトレースデータ１０がＲＡＭ２に書
込まれる。
【００１５】次に、停止信号１８が外部から送られてく
ると、停止条件が成立し、読出モードに切換わる。すな
わち、アンド回路７によりＲＡＭ２へのライトパルス２
１の供給が禁止されると共に、アドレスカウンタは停止
し、最終アドレス値がレジスタ５に保持される。それと
ともに、バッファ回路８がイネーブル状態となる。読出
モード時のアドレス指定は、読出し指定アドレス１５と
アドレスレジスタ５の保持値１７との演算（加算又は減
算）により、行われる。アドレス１６がＲＡＭ２に供給
されると、ＲＡＭ２からトレースデータ１３が、読出レ
ジスタ３を介してデータ１４となり、バッファ回路８を
介して端子１００ に転送される。
ると、停止条件が成立し、読出モードに切換わる。すな
わち、アンド回路７によりＲＡＭ２へのライトパルス２
１の供給が禁止されると共に、アドレスカウンタは停止
し、最終アドレス値がレジスタ５に保持される。それと
ともに、バッファ回路８がイネーブル状態となる。読出
モード時のアドレス指定は、読出し指定アドレス１５と
アドレスレジスタ５の保持値１７との演算（加算又は減
算）により、行われる。アドレス１６がＲＡＭ２に供給
されると、ＲＡＭ２からトレースデータ１３が、読出レ
ジスタ３を介してデータ１４となり、バッファ回路８を
介して端子１００ に転送される。
【００１６】なお、再び書込モードに切換えたい場合は
、図示せぬリセット端子へリセット信号を入力し、ＬＳ
Ｉ自体をリセットすれば良い。
、図示せぬリセット端子へリセット信号を入力し、ＬＳ
Ｉ自体をリセットすれば良い。
【００１７】
【発明の効果】以上説明したように本発明は、装置が停
止していないときは、トレースデータを書込み、停止時
はトレースデータを読出すことを利用して、入力ピンと
出力ピンとを共通の端子とすることにより、ピン数の少
ないトレースメモリＬＳＩを構成できるという効果があ
る。
止していないときは、トレースデータを書込み、停止時
はトレースデータを読出すことを利用して、入力ピンと
出力ピンとを共通の端子とすることにより、ピン数の少
ないトレースメモリＬＳＩを構成できるという効果があ
る。
【図１】本発明の実施例によるトレースメモリＬＳＩの
主要部の構成を示すブロック図である。
主要部の構成を示すブロック図である。
【図２】図１の各部の動作を示すタイムチャートである
。
。
【図３】停止条件回路の構成例を示すブロック図である
。
。
１，３，５ レジスタ
２ ＲＡＭ
４ 演算回路
６ 停止条件回路
１００ データ端子
Claims (1)
- 【請求項１】 書込モード時にトレースデータが入力
される外部端子と、前記トレースデ−タを順次記憶する
メモリと、モ−ド切換信号の入力に応答して前記メモリ
内のトレースデ−タを読出し、前記外部端子に順次出力
する制御回路とを有することを特徴とするトレースメモ
リＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139565A JPH04337841A (ja) | 1991-05-15 | 1991-05-15 | トレースメモリｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139565A JPH04337841A (ja) | 1991-05-15 | 1991-05-15 | トレースメモリｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337841A true JPH04337841A (ja) | 1992-11-25 |
Family
ID=15248229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3139565A Pending JPH04337841A (ja) | 1991-05-15 | 1991-05-15 | トレースメモリｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337841A (ja) |
-
1991
- 1991-05-15 JP JP3139565A patent/JPH04337841A/ja active Pending
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