JPS62209640A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 口既要〕 メモリ（ＲＡＭ）に複数ビットのアドレスを与えて。

且つこのメモリ（ＲＡＭ）を選択したとき、当該メモリ
（ＲＡＭ）の内部で、このアドレスの位置の読み出しを
行い、入力されているアドレスの１ビットにでも変化が
あった時に、読み出したデータを、当該メモリ（ＲＡＭ
）の外部に出力し、次のアドレスの変化を検出する迄、
この出力（ＲＤ）を保持する機能を設け、上記のメモリ
（ＲＡＭ）を複数個用いてメモリ群を構成することによ
り、当該メモリ輯ＡＭ）を順次、アドレス順に読み出す
のに必要な最小アクセスタイム、又はサイクルタイムで
アクセスするようにしたものである。

〔産業上の利用分野〕

本発明は、記憶装置に係り、特に該記憶装置を構成して
いるメモリ（ＲＡＭ）を、その最小のアクセスタイム、
又はサイクルタイムでアクセスする為の構成法に関する
。

計算機システムにおいて実行されるプログラムのグイナ
ミソクステソプ数の命令種別毎の構成比をみると、一般
に、主記憶装置（ＭＳ）に対するロード／ストア命令が
占める割合が多い。

従って、該計算機システムの処理能力を向上させる為に
は、当該ロード／ストア命令を実行する際、上記主記憶
装置（ＭＳ）を、アクセスタイムにできる限り近いサイ
クルタイムで実行できるように構成することが要求され
る。

〔従来の技術と発明が邂決しようとする問題点〕第４図
は従来の記憶装置の構成法を説明する図であり、（ａ）
はそのブロック図を示し、（ｂ）は動作タイムチャート
を示している。

（ａ）図において、１．２は当該主記憶装置（ＭＳ）を
構成している主要論理ブロックで、それぞれ高集積（以
下、ＬＳＩ　と云う）化されており、３がメモリアレー
カードである。

ＡＤＤ−ＲＥＧ　１１はアドレスレジスタ、Ｃ５−ＲＥ
Ｇ　１２は複数枚あるメモリアレーカード３中の、ある
１つのメモリ　（以下、ＲＡＭと云う）３１群を選択す
るチ・７プセレクト信号を出力するレジスタであり、い
ずれも１ビット分しか図示していない。

これらのレジスタには、当８亥メモリブロックを使用す
る図示していない制御装置から送られてくるアドレス信
号が、同様に送られてくる制御信号によってセットされ
る。

該アドレス信号（ＡＤＤ）、チップセレクト信号（ＣＳ
）は、上記各レジスタより出カバソファを通り、長いプ
リント板の配線を経て、入力バッファ、又はレベルコン
バータ等を経てから、始めて上記ＲＡＭ３１に入力され
る。（それぞれ、ＲＡＭ−ＡＤＤ、　ＲＡＭ−Ｃ５で示
す） 該ＲＡＭ　３１にアドレスが入力されると、そのＩ？Ａ
Ｍ３１が存するアクセスタイム（ＴＡＡ）の後、Ｓ売み
出しデータがＪ亥ＲＡＭ　３１からメモリアレーカード
３の外部にＲＡＭ−ＲＤとして出力され、他のメモリア
レーカード３の出力とドツトオアがとられ、前述の入力
側と同じように、長いプリント板配線を経てから、読み
出しレジスタ（ＲＤ−ＲＥＧ）　２１に入力されている
。

これらのデータが通過するパスの論理遅延は見過ごすこ
とができない程大きい。

上記論理遅延の問題を（ｂ）図のタイムチャートで以下
に説明する。

先ず、１番目のクロック（ＣＬＯ（Ｊ）が出て、上記へ
〇〇−ＲＥＧ　１１．　Ｃ５−ＲＥＧ　１２が有効とな
る。この出力がプリント板配線で遅れてメモリアレーカ
ード３に入り、ＲＡＭ　３１に対するアドレス信号（Ｒ
ＡＭ−ＡＤＤ）　。

チップセレクト信号（ＲＡＭ−ＣＳ）となる。ＲＡＭ　
３１の出力であるＲＡＭ−ＲＤはアクセスタイム（ＴＡ
Ａ）の最大値分だけ遅れて出力され、これがメモリアレ
ーカード３の外部に出力される。この出力がＬＳＩ　２
において、レジスタ（ＲＤ−ＲＥＧ）　２１の入力（Ｒ
Ｄ−ＲＥＧ−ＩＮ）となり、例えば、９番目のクロック
（ＣＬＯＣＫ）によってセットされる。

又、該９番目のクロック（ＣＬＯＣＫ）によって、次の
アクセスアドレス（Ｎ＋１）をレジスタ（ＡＤＤ−ＲＥ
Ｇ）１１にセットしているので、今迄のアドレス（Ｎ）
はこのタイミングで切れてしまい、前述の同じようにし
て、酸析たなアドレスが遅れてＲＡＭ　３１のアドレス
入力となる。

該ＲＡＭ　３１の上記のアドレスＮに対する出力は、ア
ドレスＮ＋１に対するアクセスタイム（ＴＡＡ）の最小
値（ＭＩＮ）　、又はアドレスＮに対するチップセレク
ト信号（ＲＡＭ−ＣＳ）が切れてから、該ＲＡＭ　３１
の出力が無効になる時間（図示のＴＬ２）だけ待って、
この読み出しサイクルでの出力信号（ＲＡＭ−ＲＤ）が
無効になる。

従って、本図のタイムチャートからは、９番目のクロッ
ク（ＣＬＯＣＫ）から１２番目のクロック（ＣＬＯＣＫ
）にかけて、読み出しデータ（ＲＡＭ−ＲＤ）がＬＳＩ
　２におけるレジスタ（ＲＤ−ＲＥＧ）　２１に対する
入力信号（ＲＤ−ＲＥＧ−ＩＮ）でみて、３τ程有効に
なっていることが分かる。

ところが、実際には、上記レジスタ（ＲＤ−ＲＥＧ）　
２１にセットするのに必要な時間と云うのは、クロック
（ＣＬＯＣＫ）が入ってから僅かの時間のホールドタイ
ムがあれば良いので、上記の３τの殆どが無駄な時間と
なる。

上記従来方式によるリードサイクルに必要な時間は、本
図から明らかな如く８τであり、アクセスタイム（ＴＡ
Ａ）　　（ここでは、アクセスタイム−サイクルタイム
であるようなスタティックＲＡＭを用いているとしてい
る）に比較して著しく大きい。

このサイクルタイムを短くする為には、次のアクセスア
ドレスのセット時刻を、９番目のクロック（ＣＬＯＣＫ
）から６番目のクロック（ＣＬＯＣＫ）へと、３τ前進
させてやれば良く、これによってレジスタ（ＲＤ−ＲＥ
Ｇ）　２１の読み出しくＲＤ−ＲＥＧ−ＯＵＴ）にも無
駄な時間をなくすことができることは明らかであり、当
該主記憶装置（ＭＳ）のスルーブツトが大幅に向上する
ことは歴然としている。

然しなから、当該記憶装置（ＭＳ）を含む計算機システ
ム全体をシングルクロックモードで動作させる時には、
クロック（ＣＬＯＣＫ）の間隔が大きい為、６番目のク
ロック（ＣＬＯＣＫ）が入ってアドレスが切れ、レジス
タ（ＲＤ−ＲＥＧ）　２１に読み出しデータがセントさ
れる９番目のクロック（ＣＬＯＣＫ）が入る頃には、次
のアクセスアドレスのデータが入ってきてしまっており
、その侭ではシングルクロックモードでの動作をさせる
ことができないと云う問題があった。

そこで、従来においては、レジスタ（ＲＤ−ＲＩＥＧ）
　２１のクロック（ＣＬＯＣＫ）に６番目のクロック（
ＣＬＯＣＫ）を用いて、且つ９番目のクロック（ＣＬＯ
ＣＫ）に見えるように超プレイさせていた。

この手段により、シングルクロックモードでも。

ノーマルクロックモードでも、記憶装置に対するアクセ
ス動作は正常になったが、実際には、この超プレイクロ
ックを生成することが難しい。

即ち、計算機システム全体のクロック周期が高速になり
、例えば、数ｎｓのオーダのクロック周期になると、３
τ程も遅らせるような超プレイクロックは、例えば、論
理素子の遅延を利用して作ることになるが、該論理素子
の遅延のばらつきによって、通常のクロックのスキュウ
（ＳＫＥＷ）値と。

上記超デレイクロフクのスキュウ（ＳＫＥＷ）値とを同
じレベルにすることは不可能であり、場合によっては、
１τ程度のスキュウ（ＳＫＥＷ）値にもなりかねず、こ
れではサイクルタイムを決める為に、クロックを前進さ
せる意味がなくなってしまうと云う問題があった。

このようなことから、従来のメモリアクセスにおいては
、アクセスタイム−サイクルタイムであるようなＲＡＭ
で構成されている記憶装置に対しても、アクセスタイム
より長いサイクルタイムで動作させると云うのが現状で
あった。

本発明は上記従来の欠点に鑑み、超プレイクロックを使
用することな（、サイクルタイムをアクセスタイムに近
づける方法を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明のＲＡＭカードでの動作をタイムチ
ャートで示した図である。

本発明においては、メモリ（ＲＡＭ）　３１に複数ビッ
トのアドレスを与えて、且つこのメモリ（ＲＡＭ）　３
１を選択したとき、当該メモリ（ＲＡＭ）　３１の内部
で、このアドレスの位置の読み出しを行い、入力されて
いるアドレスの１ビットにでも変化があった時に、読み
出したデータを、当該メモリ（ＲＡＭ）　３１の外部に
出力し、次のアドレスの変化を検出する迄、この出力（
ＲＤ）を保持する機能３１ａ、　３１ｂ、　３１ｃを設
け、上記のメモリ（ＲＡＭ）　３１を複数個用いてメモ
リ群３を構成し、当該メモリ（ＲＡＭ）　３１を順次、
アドレス順に読み出すのに必要な最小アクセスタイム、
又はサイクルタイムでアクセスするように構成する。

〔作用〕

即ち、本発明によれば、メモリ（ＲＡＭ）に複数ビット
のアドレスを与えて、且つこのメモリ（ＲＡＭ）を選択
したとき、当該メモリ（ＲＡＭ）の内部で、このアドレ
スの位置の読み出しを行い、入力されているアドレスの
１ビットにでも変化があった時に、読み出したデータを
、当該メモリ（ＲＡＭ）の外部に出力し、次のアドレス
の変化を検出する迄、この出力を保持する機能を設け、
上記のメモリ（ＲＡＭ）を複数個用いてメモリ群を構成
することにより、当該メモリ（ＲＡＭ）を順次、アドレ
ス順に読み出すのに必要な最小アクセスタイム、又はサ
イクルタイムでアクセスするようにしたものであるので
、超プレイクロックを使用することな（、筒車な制御回
路を設けるだけで、順次アドレス順に読み出す時のサイ
クルタイムを短縮でき、計算機システムの処理能力を大
幅に向上できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の一実施例をブロック図で示した
図であり、第２図は本発明のＲＡＭカードでの動作をタ
イムチャートで示した図であり、第３図が本発明による
ＲＡＭカードで構成した記憶装置の動作をタイムチャー
トで示した図であり、第１図におけるアドレスの変化を
検出する回路（ＡＣＤ）３１ａ、ＳＥＬ信号生成回路３
１ｂ、化カバソファ有効回路３１ｃが本発明を実施する
のに必要な機能ブロックである。尚、全図を通して、同
じ符号は同じ対象物を示している。

第１図において、セル群の内容は従来のＲＡＭと同じで
あるので説明は省略する。

本発明においては、ＲＡＭ　３１に対する各アドレス入
力（八〇　”Ａｎ）に、該アドレスの変化を検出する回
路（ＡＣＤ）　３１ａが設けられており、該アドレス入
力（ＡＯ＝Ａｎ）の何れかの信号が論理゛０°から論理
゛１″、又は論理゛ｌ“から論理“Ｏ゛に変化したこと
を検出する微分回路で構成されている。そして、これら
の検出回路（ＡＣＤ）　３１ａの出力の全ての論理和を
とったものが信号ＡＤＣであり、これが、当該ＲＡＭ　
３１での各レジスタに対するクロック（ＣＬＯＣＫ）と
なっている。

本ＲＡＭ　３１でのアクセス動作を第２図によって説明
する。

先ず、Ｎサイクルにチップセレクト信号Ｃ３が入って、
当該ＲＡＭ　３１が選択されると、Ｎ−１サイクルのア
ドレスとは異なるアドレスの筈であるので、該アドレス
の変化を上記検出回路（ＡＣＤ）　３１ａ　、ｌ！ｌ＜
検出して、上記ＡＤＣ信号を生成し、ＳＥＬ生成回路３
１ｂをアクセスしてＳＥＬ信号を生成する。

上記セル群にはアドレス（ＡＯ＝Ａｎ）が入力されてい
るので、所定のアクセスタイム（ＴＡＡ）後に、読み出
しデータＲＤ−１を出力し、次のアドレスの変化が検出
された時に、化カバソファ有効回路３１ｃの中のレジス
タ（ＲＤ−０）にセントされると共に、該レジスタ（Ｒ
Ｄ−０）の出力を有効にするレジスタ（ＯＵＴ　ＥＮＡ
ＩＩＬＥ）を付勢し、トライステートバッファ３１ｄを
有効（即ち、低インピーダンス状Ｈ）にする。

この時、チップセレクト信号Ｃ３が入っていないと、Ｓ
ＥＬ信号を°０゛とする。

従って、Ｎ＋１サイクルでレジスタ（ＲＤ−０）を外部
に出力し、該Ｎ＋１サイクルの終わりにおいて、再度ア
ドレスの変化があると、前述のように、ＳＥＬ信号は既
に°Ｏ゛になっているので、上記レジスタ（ＲＤ−０）
はリセットされると共に、該レジスタ（ＲＤ−０）の出
力を外部に有効化するレジスタ（ＯＵＴ　ＥＮＡＢＬＥ
）も無効となるようにリセットされ、トライステートバ
ッファ３１ｄは高インピーダンス状態とする。

上記の読み出しサイクルタイムの最小値は、セル群から
の読み出しデータが出力されてくるアクセスタイム（Ｔ
ＡＡ）の時間で決まることは明白である。

尚、ライト動作については、チップセレクト信号Ｃ３が
入って、上記ＳＥＬ信号が゛オン°になっているサイク
ルにおいて、ライトイネーブル（畦）が付勢されること
により、同じサイクル内において、書き込みデータ入力
（ＤＩＮ）の内容が書き込まれるように機能し、この動
作は従来と特に変わることはない。

このようなＲＡＭ　３１を使用したメモリブロック（即
ち、記憶装置）における読み出し動作を第３図によって
説明する。

本発明を実施していても、各信号の遅延態様は従来技術
と全く同じであり、単に、次のアクセスアドレスのセン
トを第６番目のクロック（ＣＬＯＣＫ）に変えている所
が異なる。

これは、当該記憶装置に対するサイクルタイムをＲＡＭ
　３１のアクセスタイム（・サイクルタイム）の規格値
（例えば、５τ）に等しくしているものであり、本例で
は、Ｎサイクルの終了時に、つまり、第６番目のクロッ
ク（ＣＬＯＣＫ）より読み出しデータ（ＲＡＭ−ＲＤ）
が出力され、Ｎ＋１サイクルの終了時点迄該出力が有効
になる。

従って、ＬＳＩ　２におけるレジスタ（ＲＤ−ＲＥＧ）
　２１に対するクロックは、この間にセットすれば良く
、プレイ的に見て従来と同じ９番目のクロック（ＣＬＯ
ＣＫ）で良いことになる。

そして、シングルクロックモードの時であっても、第１
１番目のクロック（ＣＬＯ（Ｊ）迄、アクセスアドレス
は変化することはないので、該読み出されたデータ（Ｒ
ＡＭ−ＲＤ）は、トライステートバッファ３１ｄから出
力された侭で消失することはなく、ノーマルクロックモ
ードと同じアクセスができることが分かる。

本発明を実施した場合、当該記憶装置、又は該記憶装置
をアクセスする制御装置が、各読み出しサイクルでの読
み出しデータを得る為には、必ず該読み出しサイクルの
終了時点においてアドレスの変化を伴うアクセスをかけ
る必要があるが、一般には、アクセスは異なったアドレ
スで、且つ連続的にくるものであり、仮にアクセスが来
ない時でも、該記憶製置自身、或いは制御装置が、アク
セスアドレスの異なる擬似的なアクセスをかければ良い
ので、特に問題になることはない。

このように、本発明は、メモリセル群に入力されるアク
セスアドレスの変化を検出して、該アクセスアドレスの
変化がある毎に、読み出しデータを読み出しレジスタ（
ＲＤ−０）にセットし、次のアドレスの変化がある迄保
持するようして、アクセスタイム−サイクルタイムであ
るＲＡＭを、該サイクルタイムでアクセスできるように
した所に特徴があり、特に高速にデータ転送するような
メモリに向いている。

〔発明の効果〕

以上、詳細に説明したように、本発明の記憶装置は、メ
モリ（ＲＡＭ）に複数ビットのアドレスを与えて、且つ
このメモリ（ＲＡＭ）を選択したとき、当該メモリ（Ｒ
ＡＭ）の内部で、このアドレスの位置の読み出しを行い
、入力されているアドレスの１ビットにでも変化があっ
た時に、読み出したデータを、当該メモリ（ＲＡＭ）の
外部に出力し、次のアドレスの変化を検出する迄、この
出力を保持する機能を設け、上記のメモリ（ＲＡＭ）を
複数個用いてメモリ群を構成することにより、当該メモ
リ（ＲＡ旧を順次アドレス順に読み出すのに必要な最小
・アクセスタイム、又はサイクルタイムでアクセスする
ようにしたものであるので、超プレイクロックを使用す
ることなく、簡単な制御回路を設けるだけで、上記順次
アドレス順で読み出す時のサイクルタイムを短縮でき、
計算機システムの処理能力を大幅に向上できる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は本発明のＲＡＭカードでの動作をタイムチャー
トで示した図。 第３図は本発明によるＩ？ＡＭカードで構成した記憶装
置の動作をタイムチャートで示した図。 第４図は従来の記憶装置の構成法を説明する図。 である。 図面において、 １．２は記憶装置の主要論理ブロックを高集積化（ＬＳ
Ｉ）　した回路。 ３はメモリアレーカード。 ３１はメモリ（ＲＡＭ）　。 ３１ａはアドレス変化検出回路（ＡＣＤ）　。 ３１ｂはＳＥＬ信号生成回路。 ３１ｃは出カバソファ有効回路。 ３１ｄはトライステートバッファ。 ２１はレジスタ（ＲＤ−ＲＥＧ）　。 ＡＯ＝Ａｎはアドレス、Ｃ３はチップセレクト信号。 八〇〇はアドレス変化検出信号。 ＲＤ−１は読み出し信号。 ＲＤ−０は読み出し信号保持レジスタ。 ＯＵＴ　ＥＮＡＢＬＥはレジスタ（ＲＤ−０）　（７）
出力をトライステートバッファを通して外部に有効化す
るレジスタ。

Claims (1)

1. 【特許請求の範囲】 メモリ（３１）に複数ビットのアドレスを与えて、且つ
   このメモリ（３１）を選択したとき、当該メモリ（３１
   ）の内部で、このアドレスの位置の読み出しを行い、入
   力されているアドレスの１ビットにでも変化があった時
   に、読み出したデータを、当該メモリ（３１）の外部に
   出力し、次のアドレスの変化を検出する迄、この出力を
   保持する機能（３１ａ、３１ｂ、３１ｃ）を設け、 上記のメモリ（３１）を複数個用いてメモリ群（３）を
   構成し、当該メモリ（３１）を順次、アドレス順に読み
   出すのに必要な最小アクセスタイム、又はサイクルタイ
   ムでアクセスすることを特徴とする記憶装置。