JPH0785680A

JPH0785680A - 半導体メモリ

Info

Publication number: JPH0785680A
Application number: JP5229263A
Authority: JP
Inventors: Masami Kanasugi; 雅己金杉; Masayoshi Kimoto; 雅義木本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-14
Filing date: 1993-09-14
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】半導体メモリの改善に関し、出力データの読
出し信号にノイズが含まれる場合に、ノイズ発生期間の
読出し信号をマスクして、それ代るデータに切り変える
ことにより、メモリ動作の安定化を図る。【構成】出力データＤＯの読出し信号Ｐｏにノイズが
含まれる場合に、ノイズが発生している期間の読出し信
号Ｐｏをマスクし、かつ、外部制御信号Ｔｉに基づいて
ノイズが発生している期間の読出し信号Ｐｏに代る出力
データＤＯに出力する出力切り換え回路１２が設けられ
る。当該回路１２は第１〜第３の論理回路12Ａ〜12Ｃを
有し、信号Ｔｉに基づいて入力データＤＩに係る書込み
信号Ｐｉを第３の論理回路12Ｃに出力し、信号Ｔｉに基
づいてメモリセル１１の読出し信号Ｐｏを第３の論理回
路12Ｃに出力し、書込み信号Ｐｉに基づく出力データＤ
Ｏ又は読出し信号Ｐｏに基づく出力データＤＯを切り換
え出力する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図10，11）発明が解決しようとする課題課題を解決するための手段（図１，２）作用実施例（１）第１の実施例の説明（図３，４）（２）第２の実施例の説明（図５，６）（３）第３の実施例の説明（図７，８）（４）第４の実施例の説明（図９）発明の効果

【０００２】

【産業上の利用分野】本発明は、半導体メモリに関する
ものであり、更に詳しく言えば、１マシンサイクル内で
データ書込み及びデータ読出をするメモリの改善に関す
るものである。近年，半導体集積回路（以下ＬＳＩとい
う）のプロセス技術の向上により大容量の半導体記憶装
置が設計される。しかし、半導体メモリの大規模化、及
び、高速化の要求に伴い内部配線に遅延が生ずる。これ
により、読出し信号にノイズが発生することがあり、誤
ったデータが検出される恐れがある。

【０００３】そこで、出力データの読出し信号にノイズ
が含まれる場合に、ノイズ発生期間の出力信号をマスク
して、それ代るデータに切り換えることにより、メモリ
動作の安定化を図ることができるメモリが望まれてい
る。

【０００４】

【従来の技術】図10，11は、従来例に係る説明図であ
る。図10（Ａ）は、その半導体メモリの構成図であり、
図10（Ｂ）は、その半導体メモリの等価構成図である。
図11（Ａ）は、その動作波形図であり、図11（Ｂ）は、
その問題点を説明する動作波形図をそれぞれ示してい
る。

【０００５】例えば、ライトイネーブル信号（以下ＷＥ
信号という）に基づいて１マシンサイクル内でデータ書
込み及びデータ読出をするメモリ半導体メモリ１は、図
10（Ａ）に示すように、ワード選択信号（以下ＳＷＬ信
号という）とビット選択信号（以下ＳＢＬ信号という）
とに基づいて指定された位置にデータを記憶するメモリ
セル１Ａと、ＷＥ信号に基づいてデータの書込み又は読
出しをするデータ書込み／読出し部１Ｂを具備する。

【０００６】なお、説明の簡略化のために、以後、ＷＥ
信号，ＳＷＬ信号及びＳＢＬ信号を省略し、メモリセル
１Ａとデータ書込み／読出し部１Ｂとを含む半導体メモ
リ１を図10（Ｂ）に示すような等価構成図により表示す
ものとする。次に、当該メモリの機能を説明をする。例
えば、図11（Ａ）に示すように、ＷＥ信号が立ち上がる
書込み時には、ＳＷＬ信号とＳＢＬ信号とに基づいて
指定された位置のメモリセル１Ａに書込み信号Ｐｉを通
電する。又は、そのメモリセル１Ａが、あるレベルにク
ランプされる。これにより、メモリセ１Ａにデータが書
き込まれる。ここで、書込み信号Ｐｉは入力データＤＩ
に基づく信号であり、ＳＷＬ信号及びＳＢＬ信号はアド
レスのデコードによる信号である。

【０００７】また、ＷＥ信号が立ち下がる読出し時に
は、メモリセル１Ａから出力される読出し信号Ｐｏが検
出される。これにより、アドレスに基づく指定位置のメ
モリセル１Ａの出力データＤＯを読み出すことができ
る。ここで、出力データＤＯは読出し信号Ｐｏの増幅信
号である。

【０００８】

【発明が解決しようとする課題】ところで、従来例によ
れば、図11（Ｂ）に示すように、読出し信号Ｐｏにゆら
ぎが発生し、それが読出し時の出力データＤＯに反映す
ることがある。これは、半導体メモリ１の大規模化、及
び、高速化の要求に伴い半導体集積回路の超微細化及び
高密度化を図られるが、信号配線の抵抗成分の増加、及
び、配線容量の増加により、内部配線遅延が生ずる。特
に、ＷＥ信号が立ち下がる読出し時に、ゆらぎが発生
し易くなる。

【０００９】例えば、ワード線のＳＷＬ信号の遅延によ
り、メモリセル１Ａの出力タイミングにずれを招く恐れ
がある。これにより、読出し信号Ｐｏにノイズが発生す
ることがあり、誤った出力データＤＯが検出される恐れ
がある。このことで、所定アドレスに基づく指定位置の
メモリセル１Ａから期待する出力データＤＯを読み出す
ことが困難となる。また、読出しデータの信頼性が低下
するという問題がある。

【００１０】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、出力データの読出し信号にノイズ
が含まれる場合に、ノイズ発生期間の出力信号をマスク
して、それ代るデータに切り換えることにより、メモリ
動作の安定化を図ることが可能となる半導体メモリの提
供を目的とする。

【００１１】

【課題を解決するための手段】図１（Ａ）は、本発明に
係る半導体メモリの原理図であり、図１（Ｂ）は、本発
明に係る半導体メモリの出力切り換え回路の原理図をそ
れぞれ示している。本発明の第１の半導体メモリは図１
（Ａ）に示すように、メモリセル１１に入力データＤＩ
の書込み、又は、該メモリセル１１から出力データＤＯ
を読出す半導体メモリにおいて、前記出力データＤＯの
読出し信号Ｐｏにノイズが含まれる場合に、前記ノイズ
が発生している期間の読出し信号Ｐｏをマスクし、か
つ、外部制御信号Ｔｉに基づいて前記ノイズが発生して
いる期間の読出し信号Ｐｏに代る出力データＤＯに出力
する出力切り換え回路１２が設けられることを特徴とす
る。

【００１２】なお、本発明の第１の半導体メモリにおい
て、前記出力切り換え回路１２は、図１（Ｂ）に示すよ
うに前記外部制御信号Ｔｉに基づいて入力データＤＩに
係る書込み信号Ｐｉを第３の論理回路12Ｃに出力する第
１の論理回路12Ａと、前記外部制御信号Ｔｉに基づいて
メモリセル１１の読出し信号Ｐｏを第３の論理回路12Ｃ
に出力をする第２の論理回路12Ｂと、前記第１の論理回
路12Ａから出力される書込み信号Ｐｉに基づく出力デー
タＤＯ又はメモリセル１１から出力される読出し信号Ｐ
ｏに基づく出力データＤＯを切り換え出力する第３の論
理回路12Ｃとを有することを特徴とする。

【００１３】さらに、本発明の第１の導体メモリにおい
て、前記第１の論理回路12Ａに入力データＤＩに基づく
同相又は逆相の書込み信号Ｐｉを供給することを特徴と
する。また、本発明の第２の半導体メモリは第１の半導
体メモリにおいて、図２（Ａ）に示すように前記外部制
御信号Ｔｉに基づいて任意のパルス幅の内部制御信号Ｓ
ｉを生成する信号生成回路１３が設けられ、前記第１の
論理回路12Ａが、任意のパルス幅の内部制御信号Ｓｉに
基づいて入力データＤＩに係る書込み信号Ｐｉを第３の
論理回路12Ｃに出力し、前記第２の論理回路12Ｂが、任
意のパルス幅の内部制御信号Ｓｉに基づいてメモリセル
１１の読出し信号Ｐｏを第３の論理回路12Ｃに出力する
ことを特徴とする。

【００１４】本発明の第３の半導体メモリは第１の半導
体メモリにおいて、前記外部制御信号Ｔｉには、当該メ
モリセル１１に入力データＤＩの書込み、又は、該メモ
リセル１１から出力データＤＯを読出しを許可するライ
トイネーブル信号ＷＥを利用することを特徴とする。本
発明の第４の半導体メモリは第３の半導体メモリにおい
て、前記ライトイネーブル信号ＷＥを任意に遅延した内
部遅延信号ＷEdを出力する信号遅延回路１４が設けら
れ、前記第１の論理回路12Ａが、任意に遅延した内部遅
延信号ＷEdに基づいて入力データＤＩに係る書込み信号
Ｐｉを第３の論理回路12Ｃに出力し、前記第２の論理回
路12Ｂが、任意に遅延した内部遅延信号ＷEdに基づいて
メモリセル１１の読出し信号Ｐｏを第３の論理回路12Ｃ
に出力することを特徴とし、上記目的を達成する。

【００１５】

【作用】本発明の第１の半導体メモリの動作を説明す
る。例えば、出力データＤＯの読出し信号Ｐｏにノイズ
が含まれる場合には、出力切り換え回路１２により、ノ
イズが発生している期間（以下ノイズ発生期間という）
の読出し信号Ｐｏが外部制御信号Ｔｉに基づいてマスク
され、当該信号Ｔｉに基づいてノイズ発生期間の読出し
信号Ｐｏに代えてノイズの無い出力データＤＯが出力さ
れる。

【００１６】すなわち、外部制御信号Ｔｉに基づいて、
出力切り換え回路１２の第１の論理回路12Ａから第３の
論理回路12Ｃに入力データＤＩに基づく同相又は逆相の
書込み信号Ｐｉが出力される。また、外部制御信号Ｔｉ
に基づいて第２の論理回路12Ｂから第３の論理回路12Ｃ
にメモリセル１１の読出し信号Ｐｏが出力される。これ
により、同相又は逆相の書込み信号Ｐｉに基づく出力デ
ータＤＯ及び読出し信号Ｐｏに基づく出力データＤＯの
いずれか一方が第３の論理回路12Ｃから切り換え出力さ
れる。

【００１７】このため、従来例のように読出し信号Ｐｏ
にゆらぎが発生した場合であっても、そのゆらぎが発生
している読出し信号Ｐｏがマスクされ、読出し時の出力
データＤＯには無関係となる。従って、所定アドレスに
基づく出力データＤＯであって、期待する出力データＤ
Ｏをメモリセル１１から読み出すことが可能となる。次
に、本発明の第２の半導体メモリの動作を説明する。例
えば、出力データＤＯの読出し時の読出し信号Ｐｏにノ
イズが含まれる場合には、出力切り換え回路１２によ
り、ノイズが発生している期間（以下ノイズ発生期間と
いう）の読出し信号Ｐｏが任意のパルス幅の内部制御信
号Ｓｉに基づいてマスクされ、当該信号Ｓｉに基づいて
ノイズ発生期間の読出し信号Ｐｏに代えてノイズの無い
出力データＤＯが出力される。

【００１８】すなわち、内部制御信号Ｓｉに基づいて出
力切り換え回路１２の第１の論理回路12Ａから第３の論
理回路12Ｃに入力データＤＩに係る書込み信号Ｐｉが出
力される。また、内部制御信号Ｓｉに基づいて第２の論
理回路12Ｂから第３の論理回路12Ｃにメモリセル１１の
読出し信号Ｐｏが出力される。これにより、同相又は逆
相の書込み信号Ｐｉに基づく出力データＤＯ及び読出し
信号Ｐｏに基づく出力データＤＯのいずれか一方を第３
の論理回路12Ｃから切り換え出力することが可能とな
る。

【００１９】このため、第１の半導体メモリと同様に読
出し信号Ｐｏにゆらぎが発生した場合であっても、それ
が読出し時の出力データＤＯには無関係になり、所定ア
ドレスに基づく正確な出力データＤＯを読み出すことが
可能となる。本発明の第３の半導体メモリの動作を説明
する。例えば、出力データＤＯの読出し時の読出し信号
Ｐｏにノイズが含まれる場合には、出力切り換え回路１
２により、ノイズが発生している期間（以下ノイズ発生
期間という）の読出し信号Ｐｏがライトイネーブル信号
ＷＥに基づいてマスクされ、当該信号ＷＥに基づいてノ
イズ発生期間の読出し信号Ｐｏに代えてノイズの無い出
力データＤＯが出力される。

【００２０】すなわち、ライトイネーブル信号ＷＥに基
づいて出力切り換え回路１２の第１の論理回路12Ａから
第３の論理回路12Ｃに入力データＤＩに係る書込み信号
Ｐｉが出力される。また、ライトイネーブル信号ＷＥに
基づいて第２の論理回路12Ｂから第３の論理回路12Ｃに
メモリセル１１の読出し信号Ｐｏが出力される。これに
より、同相又は逆相の書込み信号Ｐｉに基づく出力デー
タＤＯ及び読出し信号Ｐｏに基づく出力データＤＯのい
ずれか一方を第３の論理回路12Ｃから切り換え出力する
ことが可能となる。

【００２１】このため、ライトイネーブル信号ＷＥを出
力した後に、読出し信号Ｐｏにゆらぎが発生した場合で
あっても、それが読出し時の出力データＤＯには無関係
になり、所定アドレスに基づく正確な出力データＤＯを
読み出すことが可能となる。本発明の第４の半導体メモ
リの動作を説明する。例えば、出力データＤＯの読出し
時の読出し信号Ｐｏにノイズが含まれる場合には、出力
切り換え回路１２により、ノイズが発生している期間
（以下ノイズ発生期間という）の読出し信号Ｐｏが任意
に遅延された内部遅延信号ＷEdに基づいてマスクされ、
当該信号Ｓｉに基づきノイズ発生期間の読出し信号Ｐｏ
に代えてノイズの無い出力データＤＯが出力される。

【００２２】すなわち、内部遅延信号ＷEdに基づいて出
力切り換え回路１２の第１の論理回路12Ａから第３の論
理回路12Ｃに入力データＤＩに係る書込み信号Ｐｉが出
力される。また、内部遅延信号ＷEdに基づいて第２の論
理回路12Ｂから第３の論理回路12Ｃにメモリセル１１の
読出し信号Ｐｏが出力される。これにより、同相又は逆
相の書込み信号Ｐｉに基づく出力データＤＯ及び読出し
信号Ｐｏに基づく出力データＤＯのいずれか一方が第３
の論理回路12Ｃから切り換え出力される。

【００２３】このため、ライトイネーブル信号ＷＥの出
力から遅れて発生した読出し信号Ｐｏのゆらぎに対して
も、それが読出し時の出力データＤＯには無関係にな
り、所定アドレスに基づく正確な出力データＤＯを読み
出すことが可能となる。

【００２４】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜９は、本発明の各実施例に係る
半導体メモリの説明図である。（１）第１の実施例の説明図３は、本発明の第１の実施例に係る半導体メモリの構
成図であり、図４は、その動作波形図をそれぞれ示して
いる。例えば、ノイズ発生期間の出力データＤＯに代わ
り書込み信号Ｐｉと同じ論理の出力データＤＯを出力す
る半導体メモリは図３に示すように、メモリ回路２１及
び出力マスク回路２２を具備する。

【００２５】すなわち、メモリ回路２１はメモリセル１
１の一例であり、入力データＤＩの書込み、又は、出力
データＤＯの読出しをする回路である。メモリ回路２１
の読出し信号Ｐｏは書込み信号Ｐｉの逆相信号となる。
なお、メモリ回路２１はワード選択信号，ビット選択信
号及びライトイネーブル信号に基づいて入力データＤＩ
の書込み、又は、その読出しをするが、説明の簡略化の
ために、これら信号を省略する。また、データ書込み／
読出し部を含めてメモリ回路２１を表示し、記憶素子数
についても任意とする。

【００２６】出力マスク回路２２は出力切り換え回路１
２の一例であり、出力データＤＯの読出し信号Ｐｏにノ
イズが含まれる場合に、ノイズ発生期間の読出し信号Ｐ
ｏをマスクし、また、外部制御信号Ｔｉに基づきノイズ
発生期間の読出し信号Ｐｏに代る出力データＤＯを出力
する回路である。なお、外部制御信号Ｔｉは「Ｈ」（ハ
イ）レベルでノイズ発生期間の読出し信号Ｐｏをマスク
し、「Ｌ」（ロー）レベルでそれを解除する。

【００２７】ここで、読出し信号Ｐｏとはメモリ回路２
１の論理出力をいう。また、当該メモリの出力に付随す
るどの回路から出力データＤＯを読出しても同様な効果
が得られる。また、外部出力はその論理を必要とする回
路に対する出力端子であり、チップ外部に出力されると
は限らない。すなわち、出力マスク回路２２は、メモリ
出力段のどの位置に接続しても良い。

【００２８】例えば、出力マスク回路２２はインバータ
INV，２つの二入力否定論理和回路（以下単にＮＯＲ回
路22Ａ，ＮＯＲ回路22Ｂという）及び二入力論理和回路
（以下単にＯＲ回路22Ｃという）を有する。インバータ
INVは入力データＤＩを反転し逆相の書込み信号Ｐｉ
（反転記号の上線を省略する）をＮＯＲ回路22Ａに出力
する。なお、本実施例において、インバータ INVを取外
してＮＯＲ回路22Ａに入力データＤＩに基づく同相の書
込み信号Ｐｉを供給しても良い。この場合には、ノイズ
発生期間の出力データＤＯに代わりノイズ無しの読出し
信号Ｐｏと同じ論理の出力データＤＯを出力することが
できる。

【００２９】ＮＯＲ回路22Ａは第１の論理回路12Ａの一
例であり、外部制御信号Ｔｉに基づいて入力データＤＩ
に係る逆相の書込み信号ＰｉをＯＲ回路22Ｃに出力す
る。すなわち、外部制御信号Ｔｉと逆相の書込み信号Ｐ
ｉとの否定論理として論理信号ＡをＯＲ回路22Ｃに出力
する。ＮＯＲ回路22Ｂは第２の論理回路12Ｂの一例であ
り、外部制御信号Ｔｉに基づいてメモリ回路２１の逆相
の読出し信号ＰｏをＯＲ回路22Ｃに出力をする。すなわ
ち、外部制御信号Ｔｉと逆相の読出し信号Ｐｏとの否定
論理として論理信号ＢをＯＲ回路22Ｃに出力する。

【００３０】ＯＲ回路は第３の論理回路12Ｃの一例であ
り、ＮＯＲ回路22Ａから出力される逆相の書込み信号Ｐ
ｉに基づく出力データＤＯ又はメモリ回路２１から出力
される逆相の読出し信号Ｐｏに基づく出力データＤＯを
切り換え出力する。すなわち、逆相の書込み信号Ｐｉに
基づく出力データＤＯとメモリ回路２１から出力される
逆相の読出し信号Ｐｏとの論理和として論理信号Ｃを出
力する。論理信号Ｃは出力データＤＯである。

【００３１】次に、本実施例に係る半導体メモリの動作
を説明する。例えば、図４に示すように、出力データＤ
Ｏの読出し信号Ｐｏにノイズが含まれる場合には、出力
マスク回路２２により、ノイズ発生期間の読出し信号Ｐ
ｏが外部制御信号Ｔｉに基づいてマスクされ、当該信号
Ｔｉに基づきノイズ発生期間の読出し信号Ｐｏに代えて
ノイズの無い出力データＤＯが出力される。

【００３２】すなわち、外部制御信号Ｔｉが「Ｌ」レベ
ルの状態であって、読出し信号Ｐｏのマスクをしない期
間では、出力マスク回路２２のＮＯＲ回路22ＡからＯＲ
回路22Ｃに入力データＤＩに基づく逆相の書込み信号Ｐ
ｉが出力される。例えば、入力データＤＩが「Ｌ」レベ
ルの場合には、ＮＯＲ回路22Ａの論理信号Ａは入力デー
タＤＩの論理によらず「Ｌ」レベルとなる。これは、イ
ンバータ INV１の出力が「Ｈ」レベルとなるためであ
る。

【００３３】また、外部制御信号Ｔｉ＝「Ｌ」レベルに
基づいてＮＯＲ回路22ＢからＯＲ回路22Ｃにメモリ回路
２１の読出し信号Ｐｏが出力される。ここで、ＮＯＲ回
路22Ｂの論理信号Ｂは入力データＤＩの入力が「Ｌ」レ
ベルのため、メモリ回路２１の「Ｈ」レベルの読出し信
号Ｐｏが出力される。これにより、ＯＲ回路22Ｃの論理
信号Ｃ，すなわち、メモリ回路２１の読出し信号Ｐｏに
基づく出力データＤＯ（＝Ｃ）がＯＲ回路22Ｃから出力
される。外部出力する出力データＤＯは信号Ａ，Ｂとの
論理和となるためである。

【００３４】逆に、外部制御信号Ｔｉが「Ｈ」レベルの
状態であって、読出し信号Ｐｏのマスクをする期間で
は、ＮＯＲ回路22Ａの論理信号Ａは入力データＤＩの論
理によらず「Ｌ」レベルとなる。インバータ INVの出力
が「Ｈ」レベルとなるためである。また、外部制御信号
Ｔｉ＝「Ｈ」レベルに基づいてＮＯＲ回路22Ｂではメモ
リ回路２１の読出し信号Ｐｏが出力拒否される。ここ
で、ＮＯＲ回路22Ｂの論理信号Ｂは入力データＤＩの入
力論理によらず、また、メモリ回路２１の「Ｈ」レベル
の読出し信号Ｐｏによらず、常に「Ｌ」レベルとなる。

【００３５】これにより、ＯＲ回路22Ｃの論理信号Ｃ，
すなわち、読出し信号Ｐｏに代わり入力データＤＩの書
込み信号Ｐｉに基づく出力データＤＯ（＝Ｃ）がＯＲ回
路22Ｃから出力される。外部出力する出力データＤＯが
信号Ａ，Ｂとの論理和となるためである。従って、入力
データＤＩの入力レベルによって、メモリ回路２１の読
出し信号Ｐｏによらず、任意の出力データＤＯを与える
ことができる。

【００３６】このようにして、本発明の第１の実施例に
係る半導体メモリによれば、図３に示すように、ノイズ
発生期間の読出し信号Ｐｏをマスクし、かつ、外部制御
信号Ｔｉに基づきノイズ発生期間の読出し信号Ｐｏに代
る出力データＤＯを出力する出力マスク回路２２が設け
られる。このため、従来例のように読出し信号Ｐｏにゆ
らぎが発生した場合であっても、そのゆらぎが発生して
いる読出し信号Ｐｏがマスクされ、読出し時の出力デー
タＤＯには無関係となる。従って、所定アドレスに基づ
く出力データＤＯであって、期待する出力データＤＯを
メモリ回路２１から読み出すことが可能となる。

【００３７】これにより、大規模化及び高速化の要求に
伴う半導体メモリの動作の安定化を図ることが可能とな
る。なお、本実施例の説明では、メモリ回路２１のデー
タ入力端子の書込み信号Ｐｉを利用したが、これに限ら
ず、他のメモリセルのデータ入力端子の書込み信号Ｐｉ
を利用しても、同様な効果が得られる。

【００３８】また、データ入力端子に接続したインバー
タ INVを省略することにより、入力データＤＩの逆相に
基づく出力データＤＯを外部出力に出力することが可能
となる。さらに、ＮＯＲ回路22Ａ，22Ｂの外部制御信号
Ｔｉの入力とその供給点との間にインバータ INVを接続
することにより、外部制御信号Ｔｉの論理を逆転させる
ことができる。

【００３９】（２）第２の実施例の説明図５は、本発明の第２の実施例に係る半導体メモリの構
成図であり、図６は、その動作波形図をそれぞれ示して
いる。第２の実施例では第１の実施例と異なり、クロッ
ク信号Ｆを出力するクロックパルス発生器２３が設けら
れる。すなわち、本発明の第２の実施例に係る半導体メ
モリは図５に示すように、メモリ回路２１，出力マスク
回路２２及びクロックパルス発生器２３を有する。クロ
ックパルス発生器２３は信号生成回路１３の一例であ
り、外部制御信号Ｔｉに基づいて任意のパルス幅の内部
制御信号Ｓｉ（以下単にクロック信号Ｆという）を生成
し、それを出力マスク回路２２に出力する。

【００４０】当該パルス発生器２３は遅延回路23Ａ及び
二入力ＮＯＲ回路23Ｂを有する。遅延回路23Ａは外部制
御信号Ｔｉを遅延して任意のパルス幅の遅延信号Ｓｄを
二入力ＮＯＲ回路23Ｂに出力する。二入力ＮＯＲ回路23
Ｂは遅延信号Ｓｄの逆相信号と外部制御信号Ｔｉとの否
定論理和を出力する。これにより、図６に示すようなパ
ルス幅ｔｄのクロック信号Ｆが生成される。

【００４１】ＮＯＲ回路22Ａは任意のパルス幅のクロッ
ク信号Ｆに基づいて入力データＤＩに係る書込み信号Ｐ
ｉをＯＲ回路22Ｃに出力する。ＮＯＲ回路22Ｂは、任意
のパルス幅のクロック信号Ｆに基づいてメモリ回路２１
の読出し信号ＰｏをＯＲ回路22Ｃに出力する。なお、そ
の他の構成及び機能は第１の実施例と同様であるため、
その説明を省略する。また、本実施例では外部制御信号
Ｔｉ＝「Ｌ」レベルで読出し信号Ｐｏのマスクをする。

【００４２】次に、本実施例に係る半導体メモリの動作
を説明する。例えば、図６に示すように、外部制御信号
Ｔｉが「Ｈ」レベル，クロック信号Ｆ＝「Ｌ」レベルの
状態であって、読出し信号Ｐｏのマスクをしない期間で
は、出力マスク回路２２のＮＯＲ回路22ＡからＯＲ回路
22Ｃに入力データＤＩに基づく逆相の書込み信号Ｐｉが
出力される。例えば、入力データＤＩが「Ｌ」レベルの
場合には、ＮＯＲ回路22Ａの論理信号Ａは入力データＤ
Ｉの論理によらず「Ｌ」レベルとなる。これは、インバ
ータ INV１の出力が「Ｈ」レベルとなるためである。

【００４３】また、クロック信号Ｆ＝「Ｌ」レベルに基
づいてＮＯＲ回路22ＢからＯＲ回路22Ｃにメモリ回路２
１の読出し信号Ｐｏが出力される。ここで、ＮＯＲ回路
22Ｂの論理信号Ｂは入力データＤＩの入力が「Ｌ」レベ
ルのため、メモリ回路２１の「Ｈ」レベルの読出し信号
Ｐｏが出力される。これにより、ＯＲ回路22Ｃの論理信
号Ｃ，すなわち、メモリ回路２１の読出し信号Ｐｏに基
づく出力データＤＯ（＝Ｃ）がＯＲ回路22Ｃから出力さ
れる。外部出力する出力データＤＯは信号Ａ，Ｂとの論
理和となるためである。

【００４４】逆に、外部制御信号Ｔｉが「Ｌ」レベル，
クロック信号Ｆ＝「Ｈ」レベルの状態であって、読出し
信号Ｐｏのマスクをする期間では、ＮＯＲ回路22Ａの論
理信号Ａは入力データＤＩの論理によらず「Ｌ」レベル
となる。インバータ INVの出力が「Ｈ」レベルとなるた
めである。また、クロック信号Ｆ＝「Ｈ」レベルに基づ
いてＮＯＲ回路22Ｂではメモリ回路２１の読出し信号Ｐ
ｏが出力拒否される。ここで、ＮＯＲ回路22Ｂの論理信
号Ｂは入力データＤＩの入力論理によらず、また、メモ
リ回路２１の「Ｈ」レベルの読出し信号Ｐｏによらず、
常に「Ｌ」レベルとなる。

【００４５】これにより、ＯＲ回路22Ｃの論理信号Ｃ，
すなわち、読出し信号Ｐｏに代わり入力データＤＩの書
込み信号Ｐｉに基づく出力データＤＯ（＝Ｃ）がＯＲ回
路22Ｃから出力される。外部出力する出力データＤＯが
信号Ａ，Ｂとの論理和となるためである。従って、入力
データＤＩの入力レベルによって、メモリ回路２１の読
出し信号Ｐｏによらず、任意の出力データＤＯが与えら
れる。

【００４６】このようにして、本発明の第２の実施例に
係る半導体メモリによれば、図５に示すように、外部制
御信号Ｔｉに基づいて任意のパルス幅のクロック信号Ｆ
を生成するクロックパルス発生器２３が設けられる。こ
のため、出力データＤＯの読出し時の読出し信号Ｐｏに
ノイズが含まれる場合には、出力マスク回路２２により
ノイズ発生期間の読出し信号Ｐｏが任意のパルス幅のク
ロック信号Ｆに基づいてマスクされ、当該信号Ｆに基づ
きノイズ発生期間の読出し信号Ｐｏに代えてノイズの無
い出力データＤＯを出力することができる。このこと
で、第１の実施例と同様に読出し信号Ｐｏにゆらぎが発
生した場合であっても、それが読出し時の出力データＤ
Ｏには無関係になり、所定アドレスに基づく正確な出力
データＤＯを読み出すことが可能となる。

【００４７】これにより、第１の実施例と同様に当該半
導体メモリの動作の安定化を図ることが可能となる。な
お、本実施例では、ＮＯＲ回路23ＢをＯＲ回路に置き換
えることで、クロック信号Ｆを反転することが可能とな
る。また、クロックパルス発生器２３に代えて、同様に
動作するクロックパルス発生器や外部クロックを利用し
ても、同様な効果が得られる。

【００４８】なお、第１の実施例と同様に、データ入力
端子に接続したインバータ INVを省略することにより、
入力データＤＩの逆相に基づく出力データＤＯを外部出
力に出力することが可能となる。さらに、クロックパル
ス発生器２３の入力と外部制御信号Ｔｉの供給点との間
にインバータ INVを接続することにより、外部制御信号
Ｔｉの論理を逆転させることができる。

【００４９】（３）第３の実施例の説明図７は、本発明の第３の実施例に係る半導体メモリの構
成図である。第３の実施例では第１の実施例と異なり外
部制御信号Ｔｉに代えてライトイネーブル信号ＷＥを利
用するものである。すなわち、本発明の第３の実施例に
係る半導体メモリは図７に示すように、メモリ回路３１
及び出力マスク回路２２を有する。

【００５０】メモリ回路３１はメモリセル１１の一例で
あり、入力データＤＩの書込み、又は、出力データＤＯ
の読出しをする回路である。メモリ回路３１の読出し信
号Ｐｏは書込み信号Ｐｉの逆相信号となる。なお、メモ
リ回路３１はワード選択信号，ビット選択信号及びライ
トイネーブル信号（以下単にＷＥ信号という）に基づい
て入力データＤＩの書込み、又は、その読出しをする
が、説明の簡略化のために、ワード選択信号とビット選
択信号とを省略する。また、データ書込み／読出し部を
含めてメモリ回路３１を表示し、記憶素子数についても
任意とする。

【００５１】ＮＯＲ回路22ＡはＷＥ信号に基づいて入力
データＤＩに係る書込み信号ＰｉをＯＲ回路22Ｃに出力
する。ＮＯＲ回路22Ｂは、ＷＥ信号に基づいてメモリ回
路３１の読出し信号ＰｏをＯＲ回路22Ｃに出力する。な
お、その他の構成及び機能は第１の実施例と同様である
ため、その説明を省略する。また、本実施例ではＷＥ信
号＝「Ｌ」レベルで読出し信号Ｐｏのマスクをする。

【００５２】次に、本実施例に係る半導体メモリの動作
を説明する。例えば、出力データＤＯの読出し時の読出
し信号Ｐｏにノイズが含まれる場合には、出力マスク回
路２２により、ノイズ発生期間の読出し信号ＰｏがＷＥ
信号に基づいてマスクされ、当該ＷＥ信号に基づきノイ
ズ発生期間の読出し信号Ｐｏに代えてノイズの無い出力
データＤＯが出力される。

【００５３】すなわち、ＷＥ信号に基づいて出力マスク
回路２２のＮＯＲ回路22ＡからＯＲ回路22Ｃに入力デー
タＤＩに係る書込み信号Ｐｉが出力される。また、ＷＥ
信号に基づいてＮＯＲ回路22ＢからＯＲ回路22Ｃにメモ
リ回路３１の読出し信号Ｐｏが出力される。これによ
り、同相又は逆相の書込み信号Ｐｉに基づく出力データ
ＤＯ及び読出し信号Ｐｏに基づく出力データＤＯのいず
れか一方をＯＲ回路22Ｃから切り換え出力することが可
能となる。

【００５４】このようにして、本発明の第３の実施例に
係る半導体メモリによれば、図７に示すように、外部制
御信号ＴｉにＷＥ信号が利用される。このため、ＷＥ信
号を出力した後に、読出し信号Ｐｏにゆらぎが発生した
場合であっても、それが読出し時の出力データＤＯには
無関係になり、所定アドレスに基づく正確な出力データ
ＤＯを読み出すことが可能となる。

【００５５】これにより、第１，第２の実施例と同様に
メモリ動作の安定化を図ることが可能となる。（４）第４の実施例の説明図８は、本発明の第４の実施例に係る半導体メモリの構
成図であり、図９は、その動作波形図をそれぞれ示して
いる。第４の実施例では第３の実施例と異なり、ＷＥ信
号を遅延する信号遅延回路１４が設けられる。

【００５６】すなわち、信号遅延回路１４はＷＥ信号を
任意の時間ｔｄだけ遅延した内部遅延信号ＷEd（以下単
に遅延信号Ｄという）を出力する回路である。ＮＯＲ回
路22Ａは遅延信号Ｄに基づいて入力データＤＩに係る書
込み信号ＰｉをＯＲ回路22Ｃに出力する。ＮＯＲ回路22
Ｂは遅延信号Ｄに基づいてメモリ回路３１の読出し信号
ＰｏをＯＲ回路22Ｃに出力する。なお、その他の構成及
び機能は第３の実施例と同様であるため、その説明を省
略する。また、本実施例ではＷＥ信号＝「Ｈ」レベルで
読出し信号Ｐｏのマスクをする。

【００５７】次に、本実施例に係る半導体メモリの動作
を説明する。例えば、図９に示すように、図４に示すよ
うに、出力データＤＯの読出し時の読出し信号Ｐｏにノ
イズが含まれる場合には、出力マスク回路２２により、
ノイズ発生期間の読出し信号ＰｏがＷＥ信号の遅延信号
Ｄに基づいてマスクされ、当該信号Ｄに基づきノイズ発
生期間の読出し信号Ｐｏに代えてノイズの無い出力デー
タＤＯが出力される。

【００５８】すなわち、遅延信号Ｄが「Ｌ」レベルの状
態であって、読出し信号Ｐｏのマスクをしない期間で
は、出力マスク回路２２のＮＯＲ回路22ＡからＯＲ回路
22Ｃに入力データＤＩに基づく逆相の書込み信号Ｐｉが
出力される。例えば、入力データＤＩが「Ｌ」レベルの
場合には、ＮＯＲ回路22Ａの論理信号Ａは入力データＤ
Ｉの論理によらず「Ｌ」レベルとなる。これは、インバ
ータ INV１の出力が「Ｈ」レベルとなるためである。

【００５９】また、遅延信号Ｄ＝「Ｌ」レベルに基づい
てＮＯＲ回路22ＢからＯＲ回路22Ｃにメモリ回路３１の
読出し信号Ｐｏが出力される。ここで、ＮＯＲ回路22Ｂ
の論理信号Ｂは入力データＤＩの入力が「Ｌ」レベルの
ため、メモリ回路３１の「Ｈ」レベルの読出し信号Ｐｏ
が出力される。これにより、ＯＲ回路22Ｃの論理信号
Ｃ，すなわち、メモリ回路３１の読出し信号Ｐｏに基づ
く出力データＤＯ（＝Ｃ）がＯＲ回路22Ｃから出力され
る。外部出力する出力データＤＯは信号Ａ，Ｂとの論理
和となるためである。

【００６０】逆に、遅延信号Ｄが「Ｈ」レベルの状態で
あって、読出し信号Ｐｏのマスクをする期間では、ＮＯ
Ｒ回路22Ａの論理信号Ａは入力データＤＩの論理によら
ず「Ｌ」レベルとなる。インバータ INVの出力が「Ｈ」
レベルとなるためである。また、遅延信号Ｄ＝「Ｈ」レ
ベルに基づいてＮＯＲ回路22Ｂではメモリ回路３１の読
出し信号Ｐｏが出力拒否される。ここで、ＮＯＲ回路22
Ｂの論理信号Ｂは入力データＤＩの入力論理によらず、
また、メモリ回路３１の「Ｈ」レベルの読出し信号Ｐｏ
によらず、常に「Ｌ」レベルとなる。

【００６１】これにより、ＯＲ回路22Ｃの論理信号Ｃ，
すなわち、読出し信号Ｐｏに代わり入力データＤＩの書
込み信号Ｐｉに基づく出力データＤＯ（＝Ｃ）がＯＲ回
路22Ｃから出力される。外部出力する出力データＤＯが
信号Ａ，Ｂとの論理和となるためである。従って、ＷＥ
信号入力により遅延時間ｔｄ分だけ遅れ、しかも、メモ
リ回路３１の読出し信号Ｐｏによらない入力データＤＩ
の入力レベルによる任意の出力データＤＯを与えること
ができる。

【００６２】このようにして、本発明の第４の実施例に
係る半導体メモリによれば、図８に示すように、ＷＥ信
号を時間ｔｄだけ遅延した遅延信号Ｄを生成する信号遅
延回路１４が設けられる。このため、ＷＥ信号の出力か
ら遅れて発生した読出し信号Ｐｏのゆらぎに対しても、
それが読出し時の出力データＤＯには無関係になり、所
定アドレスに基づく正確な出力データＤＯを読み出すこ
とが可能となる。

【００６３】これにより、第１〜第３の実施例と同様に
メモリ動作の安定化を図ることが可能となる。なお、本
実施例では、インバータ INV，ＮＯＲ回路22Ａ，22Ｂ，
ＯＲ回路22Ｃ等のゲート遅延時間については無視して説
明をしたが、これが問題となる場合には、遅延回路を挿
入してタイミングを揃えれば良い。これにより、より高
精度の半導体記憶装置を構成することが可能となる。

【００６４】

【発明の効果】以上説明したように、本発明の第１の半
導体メモリによればノイズが発生している期関の出力信
号をマスクし、かつ、当該信号に基づきノイズが発生し
ている期間の出力信号に代るデータを出力する出力マス
ク回路が設けられる。このため、従来例のように出力信
号にゆらぎが発生した場合であっても、そのゆらぎが発
生している出力信号がマスクされ、読出し時のデータに
は無関係となる。

【００６５】また、本発明の第２の半導体メモリによれ
ば、外部制御信号に基づいて任意のパルス幅の内部制御
信号を生成する信号生成回路が設けられる。このため、
当該内部制御信号に基づいて同相又は逆相の書込み信号
に基づくデータ及び出力信号に基づくデータのいずれか
一方を第３の論理回路から切り換え出力することが可能
となる。

【００６６】本発明の第３の半導体メモリによれば、外
部制御信号にライトイネーブル信号が利用される。この
ため、ライトイネーブル信号を出力した後に、出力信号
にゆらぎが発生した場合であっても、それが読出し時の
データには無関係となり、所定アドレスに基づく正確な
データが読み出される。

【００６７】本発明の第４の半導体メモリによれば、ラ
イトイネーブル信号を任意に遅延した内部遅延制御信号
を生成する信号遅延回路が設けられる。このため、ライ
トイネーブル信号の出力から遅れて発生した出力信号の
ゆらぎに対しても、それが読出し時のデータには無関係
になり、所定アドレスに基づく正確なデータが読み出さ
れる。

【００６８】これにより、大規模化及び高速化する半導
体メモリの動作の安定化を図ることが可能となる。ま
た、高信頼度かつ大容量の半導体記憶装置の提供に寄与
するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る半導体メモリの原理図（その１）
である。

【図２】本発明に係る半導体メモリの原理図（その２）
である。

【図３】本発明の第１の実施例に係る半導体メモリの構
成図である。

【図４】本発明の第１の実施例に係る半導体メモリの動
作波形図である。

【図５】本発明の第２の実施例に係る半導体メモリの構
成図である。

【図６】本発明の第２の実施例に係る半導体メモリの動
作波形図である。

【図７】本発明の第３の実施例に係る半導体メモリの構
成図である。

【図８】本発明の第４の実施例に係る半導体メモリの構
成図である。

【図９】本発明の第４の実施例に係る半導体メモリの動
作波形図である。

【図10】従来例に係る半導体メモリ構成図である。

【図11】従来例に係る半導体メモリの動作波形図及びそ
の問題点の動作波形図である。

【符号の説明】

１１…メモリセル、１２…出力切り換え回路、１３…信号生成回路、 12Ａ〜12Ｃ…第１〜第３の論理回路、１４…遅延回路、ＤＩ，ＤＯ…データ、Ｐｉ…書込み信号、Ｐｏ…出力信号、Ｔｉ…外部制御信号、Ｓｉ…内部制御信号、ＷＥ…ライトイネーブル信号、ＷEd…内部遅延信号。

Claims

【特許請求の範囲】

【請求項１】メモリセル（１１）に入力データ（Ｄ
Ｉ）の書込み、又は、該メモリセル（１１）から出力デ
ータ（ＤＯ）を読出す半導体メモリにおいて、前記出力データ（ＤＯ）の読出し信号（Ｐｏ）にノイズ
が含まれる場合に、前記ノイズが発生している期間の読
出し信号（Ｐｏ）をマスクし、かつ、外部制御信号（Ｔ
ｉ）に基づいて前記ノイズが発生している期間の読出し
信号（Ｐｏ）に代る出力データ（ＤＯ）に出力する出力
切り換え回路（１２）が設けられることを特徴とする半
導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、
前記出力切り換え回路（１２）は、前記外部制御信号
（Ｔｉ）に基づいて入力データ（ＤＩ）に係る書込み信
号（Ｐｉ）を第３の論理回路（12Ｃ）に出力する第１の
論理回路（12Ａ）と、前記外部制御信号（Ｔｉ）に基づいてメモリセル（１
１）の読出し信号（Ｐｏ）を第３の論理回路（12Ｃ）に
出力をする第２の論理回路（12Ｂ）と、前記第１の論理回路（12Ａ）から出力される書込み信号
（Ｐｉ）に基づく出力データ（ＤＯ）又はメモリセル
（１１）から出力される読出し信号（Ｐｏ）に基づく出
力データ（ＤＯ）を切り換え出力する第３の論理回路
（12Ｃ）とを有することを特徴とする半導体メモリ。
【請求項３】請求項２記載の半導体メモリにおいて、
前記入力データ（ＤＩ）に基づく同相又は逆相の書込み
信号（Ｐｉ）を第１の論理回路（12Ａ）に供給すること
を特徴とする半導体メモリ。
【請求項４】請求項１記載の半導体メモリにおいて、
前記外部制御信号（Ｔｉ）に基づいて任意のパルス幅の
内部制御信号（Ｓｉ）を生成する信号生成回路（１３）
が設けられ、前記第１の論理回路（12Ａ）が、任意のパルス幅の内部
制御信号（Ｓｉ）に基づいて入力データ（ＤＩ）に係る
書込み信号（Ｐｉ）を第３の論理回路（12Ｃ）に出力
し、前記第２の論理回路（12Ｂ）が、任意のパルス幅の内部
制御信号（Ｓｉ）に基づいてメモリセル（１１）の読出
し信号（Ｐｏ）を第３の論理回路（12Ｃ）に出力するこ
とを特徴とする半導体メモリ。
【請求項５】請求項１記載の半導体メモリにおいて、
前記外部制御信号（Ｔｉ）には、当該メモリセル（１
１）に入力データ（ＤＩ）の書込み、又は、該メモリセ
ル（１１）から出力データ（ＤＯ）を読出しを許可する
ライトイネーブル信号（ＷＥ）を利用することを特徴と
する半導体メモリ。
【請求項６】請求項５記載の半導体メモリにおいて、
前記ライトイネーブル信号（ＷＥ）を任意に遅延した内
部遅延信号（ＷEd）を出力する信号遅延回路（１４）が
設けられ、前記第１の論理回路（12Ａ）が、任意に遅延された内部
遅延信号（ＷEd）に基づいて入力データ（ＤＩ）に係る
書込み信号（Ｐｉ）を第３の論理回路（12Ｃ）に出力
し、前記第２の論理回路（12Ｂ）が、任意に遅延された内部
遅延信号（ＷEd）に基づいてメモリセル（１１）の読出
し信号（Ｐｏ）を第３の論理回路（12Ｃ）に出力するこ
とを特徴とする半導体メモリ。