JPS6019259A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6019259A JPS6019259A JP58127168A JP12716883A JPS6019259A JP S6019259 A JPS6019259 A JP S6019259A JP 58127168 A JP58127168 A JP 58127168A JP 12716883 A JP12716883 A JP 12716883A JP S6019259 A JPS6019259 A JP S6019259A
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- speed buffer
- speed
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速パンツアメモリを有する情報処理装置に
関し、特に、高速バッファメモリの制御力式に関するも
のである。
関し、特に、高速バッファメモリの制御力式に関するも
のである。
高速バッファメモリは、メモリ階層を構成するものであ
り、主記憶情報の写しを高速バッファメモリに保持する
ことしこより高速バッファメモリに保持している情報へ
のアクセスタイムを短くする目的で情報処理装置内に設
けらｎている。
り、主記憶情報の写しを高速バッファメモリに保持する
ことしこより高速バッファメモリに保持している情報へ
のアクセスタイムを短くする目的で情報処理装置内に設
けらｎている。
情報処理装置が大型化高速化する程メモリアクセスタイ
ムに対する実効アクセスタイムを短くする方式が採用さ
れており、一般に、命令／オペランド共用あるいは命令
用高速バッファメモリとオペランド用高速バッファメモ
リの２組の高速）くンファメモリが使用される。
ムに対する実効アクセスタイムを短くする方式が採用さ
れており、一般に、命令／オペランド共用あるいは命令
用高速バッファメモリとオペランド用高速バッファメモ
リの２組の高速）くンファメモリが使用される。
一般に、高速バッファメモリは固定容量でｈｆｉ、命令
用、オペランド用高速バッファメモリを設けていても情
報処理装置で実行されるプログラムの種類によっては命
令用の高速バッファメモリの容量は固定容量より小さく
ていいかも知れないし、オペランド用高速バッファメモ
リの容量は固定容量より大きい力がいいかも知れないし
、又その逆もあり得る。
用、オペランド用高速バッファメモリを設けていても情
報処理装置で実行されるプログラムの種類によっては命
令用の高速バッファメモリの容量は固定容量より小さく
ていいかも知れないし、オペランド用高速バッファメモ
リの容量は固定容量より大きい力がいいかも知れないし
、又その逆もあり得る。
従って、固定容量である２組の高速ノ（ツファメモリは
実行されるあるプログラムに関しては適当な容量ではな
いという欠点がめった。
実行されるあるプログラムに関しては適当な容量ではな
いという欠点がめった。
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、固定容量の高速バッファメモリ
を命令用、オペランド用に備え、更に第三の高速バッフ
ァメモリを備え、この第三の高速バッファメモリを命令
用、オペランド用の拡張部として使用できるように構成
することにより、上記欠点を除去し、実行するプログラ
ムに適した晶速バッファメモリ分害ｌができるようにし
た新規な装置を提供することにある。
従って本発明の目的は、固定容量の高速バッファメモリ
を命令用、オペランド用に備え、更に第三の高速バッフ
ァメモリを備え、この第三の高速バッファメモリを命令
用、オペランド用の拡張部として使用できるように構成
することにより、上記欠点を除去し、実行するプログラ
ムに適した晶速バッファメモリ分害ｌができるようにし
た新規な装置を提供することにある。
上記目的を達成する為に、本発明に係る情報処理装置は
、第一の高速バッファメモリ、第二の高速バッファメモ
リ、第三の高速パンツアメモリ及び第一のレジスタを有
して構成され、第三の高速バッファメモリは第一のレジ
スタの指定に従って第一の高速バッファメモリ又は第二
の高速パンツアメモリの拡張部としであるいは第一の高
速パンツアメモリの拡張部と第二の高速バッファメモリ
の拡張部として分割して使用できるようにした。
、第一の高速バッファメモリ、第二の高速バッファメモ
リ、第三の高速パンツアメモリ及び第一のレジスタを有
して構成され、第三の高速バッファメモリは第一のレジ
スタの指定に従って第一の高速バッファメモリ又は第二
の高速パンツアメモリの拡張部としであるいは第一の高
速パンツアメモリの拡張部と第二の高速バッファメモリ
の拡張部として分割して使用できるようにした。
次に本発明をその好ましい一実施例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
１図において、参照番号１はアドレスレジスタを示し、
このアドレスレジスタ１には命令７エツチを行なおうと
する場合のアドレスが格納される。アドレスレジスタ２
にはオペランド用アドレスが格納される。６Ｆｉ命令用
高速バッファメモリディレクトリ部、８は命令用高速バ
ッファメモリの制御部をそれぞれ示す、１６は命令用高
速バッファメモリ制御部出力のデコード回路でろる。
１図において、参照番号１はアドレスレジスタを示し、
このアドレスレジスタ１には命令７エツチを行なおうと
する場合のアドレスが格納される。アドレスレジスタ２
にはオペランド用アドレスが格納される。６Ｆｉ命令用
高速バッファメモリディレクトリ部、８は命令用高速バ
ッファメモリの制御部をそれぞれ示す、１６は命令用高
速バッファメモリ制御部出力のデコード回路でろる。
２２は主記憶情報の写しを保持する命令用高速バッファ
記憶部である。オペランド用として上記に対応するもの
があり、参照番号７が６に、９が８に、１７が１６にそ
れぞれ対応する。即ち、７はオペランド用高速バッファ
メモリディレクトリ部、９はオペランド用高速バッファ
メモリ制御部、１７はオペランド用高速バッファメモリ
制御部出力のデコード回路をそれぞれ示している。
記憶部である。オペランド用として上記に対応するもの
があり、参照番号７が６に、９が８に、１７が１６にそ
れぞれ対応する。即ち、７はオペランド用高速バッファ
メモリディレクトリ部、９はオペランド用高速バッファ
メモリ制御部、１７はオペランド用高速バッファメモリ
制御部出力のデコード回路をそれぞれ示している。
説明を簡単にする為に、高速バッファメモリけＮカラム
×２レベルの構成とする。第三の高速パンツアメモリは
、Ｎカラム×２レベルの構成をＮカラム×ルベル２組と
して使用できるよウナ構成をと９、高速バッファメモリ
ディレクトリ部１０゜１１、高速バッファ記憶部２４．
２５で構成される。示三の高速パンツアメモリを命令用
るるいはオペランド用として使用するかけ制御レジスタ
３によって決められる。制御レジスタ３け情報処理装置
で実行される命令によってセットされる。今）第三（７
） 高速パンツアメモリはＮカラム×ルベル２組とした
ために、レジスタ３は２ビツト構成とする。
×２レベルの構成とする。第三の高速パンツアメモリは
、Ｎカラム×２レベルの構成をＮカラム×ルベル２組と
して使用できるよウナ構成をと９、高速バッファメモリ
ディレクトリ部１０゜１１、高速バッファ記憶部２４．
２５で構成される。示三の高速パンツアメモリを命令用
るるいはオペランド用として使用するかけ制御レジスタ
３によって決められる。制御レジスタ３け情報処理装置
で実行される命令によってセットされる。今）第三（７
） 高速パンツアメモリはＮカラム×ルベル２組とした
ために、レジスタ３は２ビツト構成とする。
レジスタ３の値が００”であれば、第三の高速バッファ
メモリ１０．１１．２４．２５６：ｔオペランド用とし
て、０１１”であれば第三の高速バッファメモリ１０．
１１．２４．２５は命令用として、′０１″でられば第
三の高速バッファメモリ１１．２５ Ｕオペランド用に
、メモリ１０．２４は命令用として動作する。
メモリ１０．１１．２４．２５６：ｔオペランド用とし
て、０１１”であれば第三の高速バッファメモリ１０．
１１．２４．２５は命令用として、′０１″でられば第
三の高速バッファメモリ１１．２５ Ｕオペランド用に
、メモリ１０．２４は命令用として動作する。
今、制御レジスタ３の値が００”にセットされていると
仮定し説明する。オペランドをアクセスする為のメモリ
アドレスがアドレスレジスタ２に格納されると、アドレ
スレジスタ２の下位でオペランド用高速バッファメモリ
ディレクトリ部７、制御部９をアクセスすると同時に、
選択スイッチ５は制御レジスタ３の制御の下にアドレス
レジスタ２の下位情報が下位アドレスライン５０ 、５
１に出力され、オペランド用高速パン７アメモリデイレ
クトリ部１０．１１をアクセスする。又、選択スイッチ
４は制御レジスタ３の制御の下にアドレスレジスタ２の
上位情報が上位アドレスライン５２．５３に出力される
。オペランド用高速バッファメモリ制御部９は、オペラ
ンド用と動作する高速バッファメモリに主記憶情報の写
しがどの各カラムのどのレベル迄格納されているかを示
す情報を保持している。この情報をデコード回路１７で
デコードし、比較回路１３．１４．１５に入力する。高
速バッファメモリディレクトリ部７．１０，１１の出方
とアドレスレジスタ２及び選択スイッチ４の出力を比較
回路１３．１４．１５に一人力して比較する。この時、
デコード回路１７の出力及び制御レジスタ３の出方が比
較結果を有効とするが無効とするかのために各比較回路
に入力される。即ち、１１１ＴシたかＥｒｒ Ｌないか
を判断する。比較回路の出力はオア回路／エンコード回
路２１に入力される。Ｂｒｒすれば、オア／エンコード
回路２１の出力は高速バッファ記憶部２本２４．２５の
出力を選択スイッチ２７で選択し出力する。
仮定し説明する。オペランドをアクセスする為のメモリ
アドレスがアドレスレジスタ２に格納されると、アドレ
スレジスタ２の下位でオペランド用高速バッファメモリ
ディレクトリ部７、制御部９をアクセスすると同時に、
選択スイッチ５は制御レジスタ３の制御の下にアドレス
レジスタ２の下位情報が下位アドレスライン５０ 、５
１に出力され、オペランド用高速パン７アメモリデイレ
クトリ部１０．１１をアクセスする。又、選択スイッチ
４は制御レジスタ３の制御の下にアドレスレジスタ２の
上位情報が上位アドレスライン５２．５３に出力される
。オペランド用高速バッファメモリ制御部９は、オペラ
ンド用と動作する高速バッファメモリに主記憶情報の写
しがどの各カラムのどのレベル迄格納されているかを示
す情報を保持している。この情報をデコード回路１７で
デコードし、比較回路１３．１４．１５に入力する。高
速バッファメモリディレクトリ部７．１０，１１の出方
とアドレスレジスタ２及び選択スイッチ４の出力を比較
回路１３．１４．１５に一人力して比較する。この時、
デコード回路１７の出力及び制御レジスタ３の出方が比
較結果を有効とするが無効とするかのために各比較回路
に入力される。即ち、１１１ＴシたかＥｒｒ Ｌないか
を判断する。比較回路の出力はオア回路／エンコード回
路２１に入力される。Ｂｒｒすれば、オア／エンコード
回路２１の出力は高速バッファ記憶部２本２４．２５の
出力を選択スイッチ２７で選択し出力する。
即ち、欲する情報は高速バッファメモリより得られたこ
とになる。もし比較の結果Ｈｒｒ Ｌなｆｆしｉｆ、主
記憶をアクセスし高速バッファメモリ制御部９の示すレ
ベルにアドレスレジスタ２の上位アドレスを高速バッフ
ァメモリディレクトリ部７に書込む。高速バッファメモ
リ制御部９はレベル変更回路１９で次のレベルを示すよ
うに変更する。主記憶ヲアクセスしフェッチした情報は
高速バフ７７／モリ制御部９の示していたレベルに書込
み以降の使用に備える。
とになる。もし比較の結果Ｈｒｒ Ｌなｆｆしｉｆ、主
記憶をアクセスし高速バッファメモリ制御部９の示すレ
ベルにアドレスレジスタ２の上位アドレスを高速バッフ
ァメモリディレクトリ部７に書込む。高速バッファメモ
リ制御部９はレベル変更回路１９で次のレベルを示すよ
うに変更する。主記憶ヲアクセスしフェッチした情報は
高速バフ７７／モリ制御部９の示していたレベルに書込
み以降の使用に備える。
制御レジスタ３が”１１’にセットされた場合には、第
三の高速バッファメモリ１０．１１．２４．２５ は命
令用として動作する。動きは上述したのと同様でるる。
三の高速バッファメモリ１０．１１．２４．２５ は命
令用として動作する。動きは上述したのと同様でるる。
上記に示した如く、命令用及びオペランド用高速パンフ
ァメモリの容量を制御する手段を有し、ブロクラム作成
者自身がそのプログラムに適シタ高速パンファメモリ容
量で使用することができる。
ァメモリの容量を制御する手段を有し、ブロクラム作成
者自身がそのプログラムに適シタ高速パンファメモリ容
量で使用することができる。
本発明は、以上説明した如く、制御レジスタの値により
第三の高速パンツアメモリを第−及び第二の高速バッフ
ァメモリの拡張部として使用できる構成とすることによ
り１情報処理装置で実行されるプログラムに適した高速
バッファメモリ容量とすることができ、システム性能を
向上させることができるという効果かあ、る。
第三の高速パンツアメモリを第−及び第二の高速バッフ
ァメモリの拡張部として使用できる構成とすることによ
り１情報処理装置で実行されるプログラムに適した高速
バッファメモリ容量とすることができ、システム性能を
向上させることができるという効果かあ、る。
第１図は本発明の一実施例を示すブロック＋１構成図で
ある。 １．２・・・アドレスレジスタ、３ψ・・制御レジスタ
、４．５．２６．２７会會・爪択スイツヂ、６．７．１
０．１１−Φ・筋違バッファメモリディレクトリ部、８
．９Φ＠中高速バッファメモリ制御部、１２．１３．１
４．１５− ”・比較回路、１６ 、１７・・・デコー
ド回路、１８．１９φ−嗜しペル変更回路、２０．２１
Φ・嗜オア回路／エンコード回路、２２．２３．２４、
部・・轡高速バッファ記憶部、５０．５１ ＠倫”下位
アドレスライン、５２．５３・１１１１上位アドレスラ
イン 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷 雄太部
ある。 １．２・・・アドレスレジスタ、３ψ・・制御レジスタ
、４．５．２６．２７会會・爪択スイツヂ、６．７．１
０．１１−Φ・筋違バッファメモリディレクトリ部、８
．９Φ＠中高速バッファメモリ制御部、１２．１３．１
４．１５− ”・比較回路、１６ 、１７・・・デコー
ド回路、１８．１９φ−嗜しペル変更回路、２０．２１
Φ・嗜オア回路／エンコード回路、２２．２３．２４、
部・・轡高速バッファ記憶部、５０．５１ ＠倫”下位
アドレスライン、５２．５３・１１１１上位アドレスラ
イン 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷 雄太部
Claims (1)
- 主記憶情報の写しを保持する高速バッファメモリを内蔵
する情報処理袋ｅに於いて、第一の高速バッファメモリ
、第二の高速バッファメモリ、第三の高速バッファメモ
リ及び第一のレジスタを有し、前記第一のレジスタに設
定された値に従って、前記第三の高速バッファメモリを
前記第一の高速バッファメモリ又は前記第二の高速バッ
ファメモリの拡張部として使用するか、あるいは前記第
三の高速バッファメモリを前記第一の高速ハラフッメモ
リの拡張部及び前記第二の高速バッファメモリの拡張部
として分割して使用することを％［とした情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127168A JPS6019259A (ja) | 1983-07-12 | 1983-07-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127168A JPS6019259A (ja) | 1983-07-12 | 1983-07-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019259A true JPS6019259A (ja) | 1985-01-31 |
Family
ID=14953337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127168A Pending JPS6019259A (ja) | 1983-07-12 | 1983-07-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019259A (ja) |
-
1983
- 1983-07-12 JP JP58127168A patent/JPS6019259A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10187661A (ja) | コンピュータにおけるスカラ値をベクトルに記入する方法 | |
| JPH04245324A (ja) | 演算装置 | |
| JPS59188764A (ja) | メモリ装置 | |
| JPS6019259A (ja) | 情報処理装置 | |
| JPH01177145A (ja) | 情報処理装置 | |
| JPH0713869A (ja) | 動的アドレス変換機能を持つデータ処理システム | |
| JP3206960B2 (ja) | 拡張中央演算処理装置 | |
| JPS6330658B2 (ja) | ||
| JPS6318439A (ja) | 情報処理装置 | |
| JP2522063B2 (ja) | シングルチップマイクロコンピュ―タ | |
| JP2000235490A (ja) | マイクロプロセッサ | |
| JP3208789B2 (ja) | 情報処理装置 | |
| JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
| JP2581298B2 (ja) | メモリアクセス権情報供給機構 | |
| JP2985244B2 (ja) | 情報処理装置 | |
| JP3437186B2 (ja) | アクセス制御装置 | |
| JP2573711B2 (ja) | マイクロサブルーチン制御方式 | |
| JPS6031646A (ja) | デ−タ処理装置 | |
| JPS59223846A (ja) | 演算処理装置 | |
| JPH0216651A (ja) | ディスクキャッシュ制御方式 | |
| JPH05197612A (ja) | データ・アクセス回路 | |
| JPS58197536A (ja) | デバイス選択方式 | |
| JPS6091448A (ja) | マイクロプログラム制御型デ−タ処理装置 | |
| JPH03172960A (ja) | 演算装置 | |
| JPH0467229A (ja) | マイクロプロセッサおよびメモリシステム |