JPS60233751A - アドレスデコ−ド回路 - Google Patents
アドレスデコ−ド回路Info
- Publication number
- JPS60233751A JPS60233751A JP8831984A JP8831984A JPS60233751A JP S60233751 A JPS60233751 A JP S60233751A JP 8831984 A JP8831984 A JP 8831984A JP 8831984 A JP8831984 A JP 8831984A JP S60233751 A JPS60233751 A JP S60233751A
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- JP
- Japan
- Prior art keywords
- memory
- address
- decoder
- memory map
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、コンピュータシステムにおいて複数のメモリ
それぞれのアドレス選択を行なうために用いられるアド
レスデコービ曲路に関し、特にアト９レスデコート９用
ＲＯＭとアト９レス選択用スイッチとを併用したアビレ
スデコード回路に関する。
それぞれのアドレス選択を行なうために用いられるアド
レスデコービ曲路に関し、特にアト９レスデコート９用
ＲＯＭとアト９レス選択用スイッチとを併用したアビレ
スデコード回路に関する。
（発明の背景）
通常、ＣＰＵが複数のメモリチップで構成される大容量
メモリをアクセスする場合、アビレス信号の上位の第ｎ
−第ｎ−ｍ＋１ビット〔但し、ｎはアドレス信号のビッ
ト数、ｍは各メモリチップの容量（ビット表示）〕をデ
デコード出力このデコード出力により有効化されたメモ
リを上記アドレス信号の下位側の第ｍ〜第１ビットの信
号でアクセスしている。これは、メモリにはメモリ自身
の容量に見合ったｍビットのアドレスデコーダしか内蔵
しておらず、上位ビットのアドレスデコーダ部は無いた
めである。
メモリをアクセスする場合、アビレス信号の上位の第ｎ
−第ｎ−ｍ＋１ビット〔但し、ｎはアドレス信号のビッ
ト数、ｍは各メモリチップの容量（ビット表示）〕をデ
デコード出力このデコード出力により有効化されたメモ
リを上記アドレス信号の下位側の第ｍ〜第１ビットの信
号でアクセスしている。これは、メモリにはメモリ自身
の容量に見合ったｍビットのアドレスデコーダしか内蔵
しておらず、上位ビットのアドレスデコーダ部は無いた
めである。
ところで、このような大容量のメモリでは、きめ細かい
アト９レスデコート９をするためにアト９レスデコード
用のＲＯＭを使用している。したがって、システムのデ
バッグ時点などには、メモリ構成が変るごとに、上記Ｒ
ＯＭを書換える必要があり、デバッグの効率が良くない
という不都合があった。
アト９レスデコート９をするためにアト９レスデコード
用のＲＯＭを使用している。したがって、システムのデ
バッグ時点などには、メモリ構成が変るごとに、上記Ｒ
ＯＭを書換える必要があり、デバッグの効率が良くない
という不都合があった。
（発明の目的）
本発明は、上述の従来形における問題点に鑑みてなされ
たもので、システムのメモリ構成が決定されていないデ
パック時点では簡単にアドレスデコート９が変えられ、
またシステムメモリ構成が決定後はきめ細かいアト９レ
スデコービができるアト９レスデコート９回路を提供す
ることを目的とする。
たもので、システムのメモリ構成が決定されていないデ
パック時点では簡単にアドレスデコート９が変えられ、
またシステムメモリ構成が決定後はきめ細かいアト９レ
スデコービができるアト９レスデコート９回路を提供す
ることを目的とする。
（発明の構成および効果）
上記目的を達成するため本発明では、Ｃ′ＰＵと複数の
メモリを備えたコンピュータシステムで用いられるアビ
レスデコード回路であって、該ＣＰＵから出力されるア
ト９レスをデコート°シて該アビレスに対応するメモリ
の選択信号を出力するＲＯＭと、各メモリを割当てよう
とするエリアのアドレス選択をスイッチで行なうアドレ
ス選択回路と、上記ＲＯＭの選択信号出力と該アビレス
選択回路の出力のいずれか一方を上記メモリに有効化信
号として供給する切換手段を具備することを特徴とする
。
メモリを備えたコンピュータシステムで用いられるアビ
レスデコード回路であって、該ＣＰＵから出力されるア
ト９レスをデコート°シて該アビレスに対応するメモリ
の選択信号を出力するＲＯＭと、各メモリを割当てよう
とするエリアのアドレス選択をスイッチで行なうアドレ
ス選択回路と、上記ＲＯＭの選択信号出力と該アビレス
選択回路の出力のいずれか一方を上記メモリに有効化信
号として供給する切換手段を具備することを特徴とする
。
このように構成された本発明によると、ジノ２ツグ時点
ではアト９レスデコート９用のＲＯＭを差換えることな
くスイッチを用いて簡単にメモリマツプが変えられるた
めデバッグ効率が向上する。また、デバッグが完了して
システムのメモリ構成が決定された後はＲＯＭによるア
トレスデコー白こよりきめ細かいメモリマツプ構成を実
現することができる。
ではアト９レスデコート９用のＲＯＭを差換えることな
くスイッチを用いて簡単にメモリマツプが変えられるた
めデバッグ効率が向上する。また、デバッグが完了して
システムのメモリ構成が決定された後はＲＯＭによるア
トレスデコー白こよりきめ細かいメモリマツプ構成を実
現することができる。
（実施例の説明）
以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明の１実施例に係るコンピュータシステ
ムの概略のブロック構成を示す。同図のシステムは、１
２ビツト（４にバイト）のメモリチップト４、ＣＰＵ５
および本発明の特徴とするアドレスデコーダ回路６等を
具備する。
ムの概略のブロック構成を示す。同図のシステムは、１
２ビツト（４にバイト）のメモリチップト４、ＣＰＵ５
および本発明の特徴とするアドレスデコーダ回路６等を
具備する。
アドレスデコーダ回路６は、従来よりアト９レスデコー
ト９用として用いられているバイポーラＲＯＭ６１なら
びに本実施例において付加されたデコーダ６２、反転器
６３．６４．６５、ＮＡＮＤ回路６６およびジャンパ端
子Ｊ１〜Ｊ５を具備する。
ト９用として用いられているバイポーラＲＯＭ６１なら
びに本実施例において付加されたデコーダ６２、反転器
６３．６４．６５、ＮＡＮＤ回路６６およびジャンパ端
子Ｊ１〜Ｊ５を具備する。
ノぐイポーラＲＯＭ６１は、ＣＰＵがメモリをアクセス
する際アドレスバスＡＢに出力するアト９レス信号ＡＩ
８〜ＡＯのうち、一般的には使用されるメモリチップに
内蔵されたアドレスデコーダの処理ビットより上位のビ
ット例えばＡＩ８〜ＡＩ２の７ビツトをデコードし、チ
ップイネーブル端子ＣＥがＬしはルであればチップセレ
クト信号Ｃ８１〜Ｃ８４を出力する。ＣＰＵ５において
はこのチップセレクト信号で選択されたメモリをアト９
レスＡｌｌ〜ＡＯでアクセスして所望アビレスに格納さ
れているデータを得ることができる。ここで、ＲＯＭ６
１として書換可能なＥＰＲＯＭではなくバイポーラＲＯ
Ｍを用いているのは、ＥＰＲＯＭは動作時間が遅いため
、ＣＰＵ５によるメモリアクセスタイムをロスしたり、
メモリをアクセスする他の信号とのタイミングを取りに
くい等の理由による。
する際アドレスバスＡＢに出力するアト９レス信号ＡＩ
８〜ＡＯのうち、一般的には使用されるメモリチップに
内蔵されたアドレスデコーダの処理ビットより上位のビ
ット例えばＡＩ８〜ＡＩ２の７ビツトをデコードし、チ
ップイネーブル端子ＣＥがＬしはルであればチップセレ
クト信号Ｃ８１〜Ｃ８４を出力する。ＣＰＵ５において
はこのチップセレクト信号で選択されたメモリをアト９
レスＡｌｌ〜ＡＯでアクセスして所望アビレスに格納さ
れているデータを得ることができる。ここで、ＲＯＭ６
１として書換可能なＥＰＲＯＭではなくバイポーラＲＯ
Ｍを用いているのは、ＥＰＲＯＭは動作時間が遅いため
、ＣＰＵ５によるメモリアクセスタイムをロスしたり、
メモリをアクセスする他の信号とのタイミングを取りに
くい等の理由による。
デコーダ６２は、制御端子Ｇｌ、Ｇ２がいずれもＬしば
ルであれば、アビレス信号Ａ１６およびＡ１５からなる
バイナリ信号をデコードシてこのバイナリ信号値に対応
する出力端のみがＬレイルとなる出力を発生する。
ルであれば、アビレス信号Ａ１６およびＡ１５からなる
バイナリ信号をデコードシてこのバイナリ信号値に対応
する出力端のみがＬレイルとなる出力を発生する。
これらのＲＯＭ６１およびデコーダ６２のチップセレク
ト出力端子はそれぞれ対応するメモリ１〜４のチップセ
レクト端子に直結されている。
ト出力端子はそれぞれ対応するメモリ１〜４のチップセ
レクト端子に直結されている。
第１図のアト９レスデコ−１回路６においては、メモリ
１〜４をアクセスするためＣＰＵ５から出力されるアト
９レス信号の上位ビットのデコート９を、バイポーラＲ
ＯＭ６１またはデコーダ６２のいずれで行なうかをジャ
ンノξ−によって選択することができるようになってい
る。
１〜４をアクセスするためＣＰＵ５から出力されるアト
９レス信号の上位ビットのデコート９を、バイポーラＲ
ＯＭ６１またはデコーダ６２のいずれで行なうかをジャ
ンノξ−によって選択することができるようになってい
る。
バイポーラＲＯＭ６１およびデコーダ６２の出力はトラ
イステート出力であり、それぞれチップイネーブル端子
ＣＥおよび制御端子Ｇｌ、Ｇ２のしＲルに応じて出力が
許可または禁止される。すなわち、ＲＯＭ６１において
は端子ＣＥが■しくルのときディセーブル、Ｌしはルの
ときエネーブルとなっている。また、デコーダ６２にお
いては端子Ｇｌ、０２の双方がＬしはルのときエネーブ
ル、いずれかがＨレイルのときディセーブルである。し
たがってジャンパ端子Ｊ１を短絡すればＲＯＭ６１が選
択されてＲＯＭ６１の出力するチップセレクト信号が有
効となる。一方、端子Ｊ１を開放とすればデコーダ６２
側が選択されてチップセレクト信号Ｃ８１〜Ｃ８４はデ
コーダ６２から出力される。
イステート出力であり、それぞれチップイネーブル端子
ＣＥおよび制御端子Ｇｌ、Ｇ２のしＲルに応じて出力が
許可または禁止される。すなわち、ＲＯＭ６１において
は端子ＣＥが■しくルのときディセーブル、Ｌしはルの
ときエネーブルとなっている。また、デコーダ６２にお
いては端子Ｇｌ、０２の双方がＬしはルのときエネーブ
ル、いずれかがＨレイルのときディセーブルである。し
たがってジャンパ端子Ｊ１を短絡すればＲＯＭ６１が選
択されてＲＯＭ６１の出力するチップセレクト信号が有
効となる。一方、端子Ｊ１を開放とすればデコーダ６２
側が選択されてチップセレクト信号Ｃ８１〜Ｃ８４はデ
コーダ６２から出力される。
このジャンパＪ１開放状態においては、ジャンパＪ２〜
Ｊ５によりアドレス信号Ａ１８およびＡ１７の４状態（
００，０１，１０，１１）のうち１つを選択してデコー
ダ６２の出力を許可・禁止することができる。したがっ
て、ジャンパＪ２〜Ｊ５およびデコーダ６２を併せてＡ
１８〜Ａｉ５の４ビツト入力のデコーダと考えることが
できる。
Ｊ５によりアドレス信号Ａ１８およびＡ１７の４状態（
００，０１，１０，１１）のうち１つを選択してデコー
ダ６２の出力を許可・禁止することができる。したがっ
て、ジャンパＪ２〜Ｊ５およびデコーダ６２を併せてＡ
１８〜Ａｉ５の４ビツト入力のデコーダと考えることが
できる。
次に第２図のメモリマツプを構成する場合の操作例を説
明する。
明する。
先ず、デバッグ時などに用いる場合、アドレスデコート
９回路６においてデコーダ６２側で第２図（ａ）のメモ
リマツプを構成するものとする。この場合、各ジャンパ
の条件は、Ｊ１開放（デコーダ６２選択）、Ｊ２矧絡、
Ｊ３開放（Ａ１８−０）、Ｊ４短絡、Ｊ５開放（Ａ１７
＝Ｑ）である。デコーダ６２側では、上記−７ツブに示
すように、メモリ１〜４のエリアは全て均等で３２にバ
イト毎に割当てられており、もちろんメモリアクセス禁
止エリアなどは設けることもできず、また実際のメモリ
（チップ）容量とは異なることも考えられるが、デル２
ツグ時点では、十分である。
９回路６においてデコーダ６２側で第２図（ａ）のメモ
リマツプを構成するものとする。この場合、各ジャンパ
の条件は、Ｊ１開放（デコーダ６２選択）、Ｊ２矧絡、
Ｊ３開放（Ａ１８−０）、Ｊ４短絡、Ｊ５開放（Ａ１７
＝Ｑ）である。デコーダ６２側では、上記−７ツブに示
すように、メモリ１〜４のエリアは全て均等で３２にバ
イト毎に割当てられており、もちろんメモリアクセス禁
止エリアなどは設けることもできず、また実際のメモリ
（チップ）容量とは異なることも考えられるが、デル２
ツグ時点では、十分である。
上記のマツプでデバッグが完了すれば、実際のメモリ構
成を決定することができる。例えば上記ではメモリ１，
２は３２にバイト割当てであるが、１６にバイトずつで
良いとかメモリ３，４は全く違うアビレスに配置すると
かである。このようなメモリマツプ例を第２図（ｂ）に
示す。このように実際のメモリ構成が決まれば、次はバ
イポーラＲＯＭ６１を使用したアビレスデコービとなる
。条件は、Ｊｌが短絡で、バイポーラＲＯＭ６１の内容
はメモリマツプに従って書込めば良い。これにより、メ
モリ１のエリア１，２のように同じメモリ（チップ）内
でも、コントロールビットの有無でアクセス禁止、アク
セス可のエリアを設けることができる。また、メモリ３
，４も７００００〜７ＦＦＦＦ番地に割当てることがで
きる。
成を決定することができる。例えば上記ではメモリ１，
２は３２にバイト割当てであるが、１６にバイトずつで
良いとかメモリ３，４は全く違うアビレスに配置すると
かである。このようなメモリマツプ例を第２図（ｂ）に
示す。このように実際のメモリ構成が決まれば、次はバ
イポーラＲＯＭ６１を使用したアビレスデコービとなる
。条件は、Ｊｌが短絡で、バイポーラＲＯＭ６１の内容
はメモリマツプに従って書込めば良い。これにより、メ
モリ１のエリア１，２のように同じメモリ（チップ）内
でも、コントロールビットの有無でアクセス禁止、アク
セス可のエリアを設けることができる。また、メモリ３
，４も７００００〜７ＦＦＦＦ番地に割当てることがで
きる。
このように、デコード方式を２つ持つことにより、シス
テム構成が決定されていないデバッグ時は概略のメモリ
マツプ構成をジャンパＪ２〜Ｊ５およびデコーダ６２で
行ない、システム構成決定後は、きめの細かいメモリマ
ツプをバイポーラＲＯＭ６２によって構成することがで
きる。
テム構成が決定されていないデバッグ時は概略のメモリ
マツプ構成をジャンパＪ２〜Ｊ５およびデコーダ６２で
行ない、システム構成決定後は、きめの細かいメモリマ
ツプをバイポーラＲＯＭ６２によって構成することがで
きる。
なお、第１図に示す構成のコンピュータシステムを単数
または複数台用いてそれぞれ別個ｆこデバッグした複数
のプログラムを合成する場合であっても、各プログラム
が同じしはルで同じ基板上に載せられるから上述のよう
にメモリエリアの配置を考慮するだけで比較的簡単に合
成することができる。
または複数台用いてそれぞれ別個ｆこデバッグした複数
のプログラムを合成する場合であっても、各プログラム
が同じしはルで同じ基板上に載せられるから上述のよう
にメモリエリアの配置を考慮するだけで比較的簡単に合
成することができる。
第１図は本発明の１実施例に係るコンピュータシステム
の概略の構成を示すブロック図、第２図は第１図のシス
テムのメモリ配置例を示すメモリマツプである。 １〜４・・・・・・メモリチップ、５・・・・・・ＣＰ
Ｕ１６・・・・・・アト９レスデコート９回路、６１・
・・−・・バイポーラＲＯＭ、６２・・・・・・デコー
ダ、Ｊ１〜Ｊ５・・川・ジャンパ端子。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也 Ｃｏ） 第２図 （ｂ）
の概略の構成を示すブロック図、第２図は第１図のシス
テムのメモリ配置例を示すメモリマツプである。 １〜４・・・・・・メモリチップ、５・・・・・・ＣＰ
Ｕ１６・・・・・・アト９レスデコート９回路、６１・
・・−・・バイポーラＲＯＭ、６２・・・・・・デコー
ダ、Ｊ１〜Ｊ５・・川・ジャンパ端子。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也 Ｃｏ） 第２図 （ｂ）
Claims (1)
- ＣＰＵと複数のメモリを備えたコンピュータシステムで
用いられるアドレスデコート９回路であって、該ＣＰＵ
から出力されるアト９レスをデコート９して該アドレス
に対応するメモリの選択信号を出力するＲＯＭと、各メ
モリを割当てようとするエリアのアドレス選択をスイッ
チで行なうアドレス選択回路と、上記ＲＯＭの選択信号
出力と該アト９レス選択回路の出力のいずれか一方を上
記メモリに有効化信号として供給する切換手段を具備す
ることを特徴とするアドレスデコード
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8831984A JPS60233751A (ja) | 1984-05-04 | 1984-05-04 | アドレスデコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8831984A JPS60233751A (ja) | 1984-05-04 | 1984-05-04 | アドレスデコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233751A true JPS60233751A (ja) | 1985-11-20 |
Family
ID=13939599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8831984A Pending JPS60233751A (ja) | 1984-05-04 | 1984-05-04 | アドレスデコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336158B1 (en) * | 1998-10-30 | 2002-01-01 | Intel Corporation | Memory based I/O decode arrangement, and system and method using the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131226A (en) * | 1975-05-10 | 1976-11-15 | Mitsubishi Electric Corp | Memory unit |
| JPS54133848A (en) * | 1978-04-08 | 1979-10-17 | Yamatake Honeywell Co Ltd | Address converter |
| JPS5647979A (en) * | 1979-09-21 | 1981-04-30 | Toshiba Corp | Decoding system |
| JPS56137568A (en) * | 1980-03-27 | 1981-10-27 | Yokogawa Hokushin Electric Corp | Decoding circuit for address signal |
| JPS5880177A (ja) * | 1981-11-02 | 1983-05-14 | Usac Electronics Ind Co Ltd | 記憶装置 |
-
1984
- 1984-05-04 JP JP8831984A patent/JPS60233751A/ja active Pending
Patent Citations (5)
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|---|---|---|---|---|
| JPS51131226A (en) * | 1975-05-10 | 1976-11-15 | Mitsubishi Electric Corp | Memory unit |
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Cited By (1)
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