JPS61231640A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS61231640A JPS61231640A JP7236385A JP7236385A JPS61231640A JP S61231640 A JPS61231640 A JP S61231640A JP 7236385 A JP7236385 A JP 7236385A JP 7236385 A JP7236385 A JP 7236385A JP S61231640 A JPS61231640 A JP S61231640A
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- bank
- controller
- control device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はメモリ制御装置に関し、メモリＩＣの高集積化
に対応できるメモリ制御装置に関する。
に対応できるメモリ制御装置に関する。
制御装置とメモリ装置はアドレスバス、データバス等の
インタフェースを介して接続させ、各々独立に動作する
とともに、論理的にも物理的にも完全に分離している。
インタフェースを介して接続させ、各々独立に動作する
とともに、論理的にも物理的にも完全に分離している。
このため、インタフェースのみを統一しておけば、それ
ぞれ独立にグレードアップが可能であり、特にメモリ装
置ではメモリＩＣの高集積化に伴なって数年毎に装置の
改善がなされている。一方、論理ＩＣのの進展も目覚ま
しく、制御装置も汎用ＬＳ等を用いた構成から専用ＬＳ
化する方向がとれる時代となってきている。
ぞれ独立にグレードアップが可能であり、特にメモリ装
置ではメモリＩＣの高集積化に伴なって数年毎に装置の
改善がなされている。一方、論理ＩＣのの進展も目覚ま
しく、制御装置も汎用ＬＳ等を用いた構成から専用ＬＳ
化する方向がとれる時代となってきている。
［発明が解決しようとする問題点］
制御装置を専用ＬＳＩ化する場合、できる限り制御装置
周辺のＩＣ数を削減し、ＬＳＩを搭載するプリント板の
面積を小さくし、経済化をはかることが重要となる。例
えば、メモリ装置との間を前述したバスで接続した場合
、制御装置の入出力線数は減らすことが可能となるが、
メモリ装置側にバスを制御する回路ならびにメモリ装置
内の複数個のメモリバンクをアクセスする制御回路が必
要となり、周辺のＩＣ数が多くなる。このため、メモリ
ＩＣの制御回路をも制御装置内に含めてＬＳＩ化するこ
ととなるが、メモリＩＣをそのメモリアドレス容量のみ
でしか使用しなければ、すなわち１バンクしかメモリを
設置しなければ問題はケバ・５かすが″：ハリ７ド″容
量を拡張する、すなわち複数バンクのメモリを設置しよ
うとすると、メモリアドレス情報からバンクを指定 □
するデコーダが制御装置内に内蔵しているため、接続可
能なメモリＩＣの語幅が固定されてしまい、高朶積化メ
モリＩＣが出現しても制御装置には接続できなくなると
いう問題が発生する。
周辺のＩＣ数を削減し、ＬＳＩを搭載するプリント板の
面積を小さくし、経済化をはかることが重要となる。例
えば、メモリ装置との間を前述したバスで接続した場合
、制御装置の入出力線数は減らすことが可能となるが、
メモリ装置側にバスを制御する回路ならびにメモリ装置
内の複数個のメモリバンクをアクセスする制御回路が必
要となり、周辺のＩＣ数が多くなる。このため、メモリ
ＩＣの制御回路をも制御装置内に含めてＬＳＩ化するこ
ととなるが、メモリＩＣをそのメモリアドレス容量のみ
でしか使用しなければ、すなわち１バンクしかメモリを
設置しなければ問題はケバ・５かすが″：ハリ７ド″容
量を拡張する、すなわち複数バンクのメモリを設置しよ
うとすると、メモリアドレス情報からバンクを指定 □
するデコーダが制御装置内に内蔵しているため、接続可
能なメモリＩＣの語幅が固定されてしまい、高朶積化メ
モリＩＣが出現しても制御装置には接続できなくなると
いう問題が発生する。
〔問題点を解決するための手段及び作用〕本発明は、バ
ンク分割されたメモリ装置を制御するメモリ制御装置に
おいて、外部から指定された１バンク当りのメモリ容量
に基づいてメモリアクセス情報のパン□クアドレス部を
デコー１する手段と、該デコード手段からのバンクアド
レスとメモリ制御装置内で生成されるメモリアクセス制
御、 、情報をもとにメモリアクセスに必要ケ制御信号
をバンク対応に発生する手段とを設け、１バンク当りの
メモリアドレス容量が拡張されても、その容量を制御装
置外より指定するのみで、メモリアクセス、に必要な制
御信号を制御装置内ですべて発生するようにしたもので
ある。
ンク分割されたメモリ装置を制御するメモリ制御装置に
おいて、外部から指定された１バンク当りのメモリ容量
に基づいてメモリアクセス情報のパン□クアドレス部を
デコー１する手段と、該デコード手段からのバンクアド
レスとメモリ制御装置内で生成されるメモリアクセス制
御、 、情報をもとにメモリアクセスに必要ケ制御信号
をバンク対応に発生する手段とを設け、１バンク当りの
メモリアドレス容量が拡張されても、その容量を制御装
置外より指定するのみで、メモリアクセス、に必要な制
御信号を制御装置内ですべて発生するようにしたもので
ある。
第１図は本発明の一実施例を示す。図において、メモリ
装置２は４３〜４６で示す４バンクのメモリからなり、
制御装置ｌに接続きれている。制御装置１は演算器等か
ら構成される制御回路３を含んでいる。４−１〜４−２
０は制御回路３がメモリアクセス時出力するメモリアド
レス情報であり、゛ この例で゛は２０である。５〜
７は制御回路３から賢 出力されるメモリＩＣを制御する信号であり、５はチッ
プセレクト（ＣＳ）信号、６は出力イネ−゛ プル（Ｏ
Ｅ）信号、７はライトイネーブル（ＷＥ）□ 信号で
ある。８−１〜’８−２０はメモリアドレス、 情
報を制御装置外に出力するためのドライバ回畔、′
９−１〜９−２０は装置外に出力されるアドレス情報で
、ドライバ回路、８−１〜８−２０、の出、力で制御装
置外に出力される。ｌＯは接続するメモリＩＣの高集積
度に従い外部からの制御情報１１〜１３の指示にもとす
きメモリアドレス情報からバンクアドレスを抽出しデコ
ードするデコーダであり、１１−１３の入力に対応し第
２図の本発明の一実施例の制御情報とバンクアドレスデ
コーダ位置の対応を示すアドレスビットをデコードする
。
装置２は４３〜４６で示す４バンクのメモリからなり、
制御装置ｌに接続きれている。制御装置１は演算器等か
ら構成される制御回路３を含んでいる。４−１〜４−２
０は制御回路３がメモリアクセス時出力するメモリアド
レス情報であり、゛ この例で゛は２０である。５〜
７は制御回路３から賢 出力されるメモリＩＣを制御する信号であり、５はチッ
プセレクト（ＣＳ）信号、６は出力イネ−゛ プル（Ｏ
Ｅ）信号、７はライトイネーブル（ＷＥ）□ 信号で
ある。８−１〜’８−２０はメモリアドレス、 情
報を制御装置外に出力するためのドライバ回畔、′
９−１〜９−２０は装置外に出力されるアドレス情報で
、ドライバ回路、８−１〜８−２０、の出、力で制御装
置外に出力される。ｌＯは接続するメモリＩＣの高集積
度に従い外部からの制御情報１１〜１３の指示にもとす
きメモリアドレス情報からバンクアドレスを抽出しデコ
ードするデコーダであり、１１−１３の入力に対応し第
２図の本発明の一実施例の制御情報とバンクアドレスデ
コーダ位置の対応を示すアドレスビットをデコードする
。
す、なわち制御情報１）、１２−．１３が’ｏ、ｏ。
０・″、ならば４−１４と４−・・１５の２ビツトをデ
コードするというように、第２図・の１′１〜゛１３に
対応して０のついた４−１４・〜４−２０の２ビツトな
いし１ビツトの情報をデコードする。１４〜１７はデコ
ーダ１０の出力で、バ１ンク番号を示□す信号であり、
これが論理゛′１″′どなったバンク、にア・クセスさ
れる。１１８〜２９はメモリＩＣ制御用の信号Ｃ５，Ｏ
Ｅ、ＷＥをバンク対応に発生するためのＮＡＮＤ回路、
３０〜４１はＮＡＮＤ回路１８〜゛２′９の出力であり
、３０はバンク０のＣ８、・３１密はバンクｌのＣ８、
・・・、３４はバンクＯ・のＯＥ、３５はバンク１のＯ
Ｅ、・・・、４：３’８はバンク０のＷＩＥ、・・・、
４１はバンク３のＷＥである。
コードするというように、第２図・の１′１〜゛１３に
対応して０のついた４−１４・〜４−２０の２ビツトな
いし１ビツトの情報をデコードする。１４〜１７はデコ
ーダ１０の出力で、バ１ンク番号を示□す信号であり、
これが論理゛′１″′どなったバンク、にア・クセスさ
れる。１１８〜２９はメモリＩＣ制御用の信号Ｃ５，Ｏ
Ｅ、ＷＥをバンク対応に発生するためのＮＡＮＤ回路、
３０〜４１はＮＡＮＤ回路１８〜゛２′９の出力であり
、３０はバンク０のＣ８、・３１密はバンクｌのＣ８、
・・・、３４はバンクＯ・のＯＥ、３５はバンク１のＯ
Ｅ、・・・、４：３’８はバンク０のＷＩＥ、・・・、
４１はバンク３のＷＥである。
以下、メモリＩＣとしては８ ＫＷＸ・８ｂ□のものを
・４個用いて８ ＫＷＸ ３２ ｂとし、これをｌパン
りとした場合について説明する。
・４個用いて８ ＫＷＸ ３２ ｂとし、これをｌパン
りとした場合について説明する。
４２は９−１〜９−１３と同じメモリアーレス情報線で
１３本あり、８ＫＶ／のメモリがアクセスできる。メモ
リ４３〜４６は８ＫＷＸ３２ｂ’のメモリで構成される
バンクで、４３はバンク０１４４はバ・ンク１．４５は
バンク２．４６はバンク３□めメモリである。
１３本あり、８ＫＶ／のメモリがアクセスできる。メモ
リ４３〜４６は８ＫＷＸ３２ｂ’のメモリで構成される
バンクで、４３はバンク０１４４はバ・ンク１．４５は
バンク２．４６はバンク３□めメモリである。
゛ メモリ装置のバンク容量は８ＫＷ×３２ｂであるた
め、・制御回路３から出力されるアドレス情報のうち４
−１−Ｊ４−１３の１′３本は線４２を芥しで直接各バ
″ンク４３〜４６へ印加し、４３゛〜４６のどのバンク
を便用するかは４−１４．４−１５の２本のアドレス情
報をデコードすればよ□い。このため、第２図に示すよ
うに制御情報１１，１２゜１３を’ｏ、ｏ、ｏ”に設定
する。”ここで制御回路３がメモリ装置２ｔＩ：′アク
セスしようとすると、まずメモリア下レス情報を４−１
〜４−２０に出：力する。デコーダ１０は制御情報１１
．１２．”１３が０．０．０であるため、４−１４ ｂ
４ ＝”ｒ’ｓの・“２本めアミレス情報をデコード
し、４−１４．４−１５が”ｏ、ｏ”ならば線１４、′
″１，０”ならば線１５、″０，１”ならば線１６、Ｉ
ｌｌ、ｉｌ＋ならば線１７の信号をそれぞれ″ビ′とす
る。もし、４−１４．４−１５がＩＱ、Ｑｌｌならば線
１４が” １ ”となっているため、制御回路３からＯ
８信号５．ＯＥ信号６、ＷＥ信号７が出力されると、そ
れぞれＮＡＮＤＡＮＤ回路１２．２６のみ動作し、その
信号が線３０，３４．３８にあられれ、これら線３０．
３４．３８の信号はバンク０の４３のみにしか印加され
ていないため、バンク４３のみにしか印加されていない
ため、バンク４３のみがアクセスされる。同様にして１
−１４．４−１５が１．０″ならば１５が論理１となり
、ＮＡＮＤＡＮＤ回路３５．３９が動作し、バンク１の
４４のメモリがアクセスされる。
め、・制御回路３から出力されるアドレス情報のうち４
−１−Ｊ４−１３の１′３本は線４２を芥しで直接各バ
″ンク４３〜４６へ印加し、４３゛〜４６のどのバンク
を便用するかは４−１４．４−１５の２本のアドレス情
報をデコードすればよ□い。このため、第２図に示すよ
うに制御情報１１，１２゜１３を’ｏ、ｏ、ｏ”に設定
する。”ここで制御回路３がメモリ装置２ｔＩ：′アク
セスしようとすると、まずメモリア下レス情報を４−１
〜４−２０に出：力する。デコーダ１０は制御情報１１
．１２．”１３が０．０．０であるため、４−１４ ｂ
４ ＝”ｒ’ｓの・“２本めアミレス情報をデコード
し、４−１４．４−１５が”ｏ、ｏ”ならば線１４、′
″１，０”ならば線１５、″０，１”ならば線１６、Ｉ
ｌｌ、ｉｌ＋ならば線１７の信号をそれぞれ″ビ′とす
る。もし、４−１４．４−１５がＩＱ、Ｑｌｌならば線
１４が” １ ”となっているため、制御回路３からＯ
８信号５．ＯＥ信号６、ＷＥ信号７が出力されると、そ
れぞれＮＡＮＤＡＮＤ回路１２．２６のみ動作し、その
信号が線３０，３４．３８にあられれ、これら線３０．
３４．３８の信号はバンク０の４３のみにしか印加され
ていないため、バンク４３のみにしか印加されていない
ため、バンク４３のみがアクセスされる。同様にして１
−１４．４−１５が１．０″ならば１５が論理１となり
、ＮＡＮＤＡＮＤ回路３５．３９が動作し、バンク１の
４４のメモリがアクセスされる。
第３図は第１図のデコーダ１０のブロック構成図であっ
て、１１〜１７．４−１４〜４−２０゜は第１図と同じ
信号を表わしている。１００は１１〜１３の信号をデコ
ードするデコーダ、１０２〜１０９はデコーダ１００の
出力で１３．１２゜１１が’ｏ、ｏ、ｏ”なら１０２が
、”０，０．１”なら１０３が、・・・、“１，１．１
”なら１０９が１１１ ｊＪとなる。１０１は２人力４
出力のデコーダ回路、１１０〜１２７はＡＮＤ回路、１
２８〜１３０はＯＲ回路、１３１〜１３５はＮＯＲ回路
である。ここで１１．１２．１３がｒＬＱ 、 Ｑ 、
ＱＩ＃であるとすると、デコーダ１００の出力は１０
２のみ１１１ ＩＩとなり、ＡＮＤ回路１１０，１１７
，１２３のみ動作させる。ここで４−１６〜４−２０が
すべて′０″ならばＮＯＲ回路１３１の出力は′１″と
なり、これによりＡＮＤ回路１２３、ＯＲ回路１３０が
ＩＩ Ｉ ＩＩとなりデコーダ１０１を動作させる。
て、１１〜１７．４−１４〜４−２０゜は第１図と同じ
信号を表わしている。１００は１１〜１３の信号をデコ
ードするデコーダ、１０２〜１０９はデコーダ１００の
出力で１３．１２゜１１が’ｏ、ｏ、ｏ”なら１０２が
、”０，０．１”なら１０３が、・・・、“１，１．１
”なら１０９が１１１ ｊＪとなる。１０１は２人力４
出力のデコーダ回路、１１０〜１２７はＡＮＤ回路、１
２８〜１３０はＯＲ回路、１３１〜１３５はＮＯＲ回路
である。ここで１１．１２．１３がｒＬＱ 、 Ｑ 、
ＱＩ＃であるとすると、デコーダ１００の出力は１０
２のみ１１１ ＩＩとなり、ＡＮＤ回路１１０，１１７
，１２３のみ動作させる。ここで４−１６〜４−２０が
すべて′０″ならばＮＯＲ回路１３１の出力は′１″と
なり、これによりＡＮＤ回路１２３、ＯＲ回路１３０が
ＩＩ Ｉ ＩＩとなりデコーダ１０１を動作させる。
もし４−１６〜４−２０のどれかが１１１２ｇとなると
、バンクは４３〜４６以外となるためデコーダ１０１は
動作せず、従って１４〜１７に出力ＩＩ Ｉ ＩＩは出
ない。デコーダ１０１の入力はＡＮＤ回路１】０．１１
７が動作することにより４−１４．４〜１５の情報が入
力され、４−１４．４−１５が０゜０″ならば１４、”
１．０”ならば１５、″０．ビ′ならば１６、’１．１
”ならば１７にそれぞれ″１″＝７− を出力する。
、バンクは４３〜４６以外となるためデコーダ１０１は
動作せず、従って１４〜１７に出力ＩＩ Ｉ ＩＩは出
ない。デコーダ１０１の入力はＡＮＤ回路１】０．１１
７が動作することにより４−１４．４〜１５の情報が入
力され、４−１４．４−１５が０゜０″ならば１４、”
１．０”ならば１５、″０．ビ′ならば１６、’１．１
”ならば１７にそれぞれ″１″＝７− を出力する。
また、■バンクのアドレス容量を１６ＫＷＸ３２ｂとす
ると、１１，１２．１３には１１１．Ｑ。
ると、１１，１２．１３には１１１．Ｑ。
０″を制御装置１外より指定する。これによりデコーダ
１００の出力は１１）３のみ１１１１＋となり、ＡＮＤ
回路１１１，１１８，１２４のみ動作させる。
１００の出力は１１）３のみ１１１１＋となり、ＡＮＤ
回路１１１，１１８，１２４のみ動作させる。
ＮＯＲ回路１３２の入力４−１７−４−２０がａｌｌ”
０”のときデコーダ１０１が動作し、４−１５．４−１
６の情報をデコードし１４〜１７に出力する。この場合
第１図のメモリバンク４３〜４６には９−１〜９−１４
の情報がすべて接続される。
０”のときデコーダ１０１が動作し、４−１５．４−１
６の情報をデコードし１４〜１７に出力する。この場合
第１図のメモリバンク４３〜４６には９−１〜９−１４
の情報がすべて接続される。
なお、第１図で９−１４〜９−２０が制御装置１外にす
べて出力されているが、これは、バンク容量の増大への
対処とともに、バンク数を増大するとき制御装置外で対
応するためである。
べて出力されているが、これは、バンク容量の増大への
対処とともに、バンク数を増大するとき制御装置外で対
応するためである。
以上説明したように、本発明によれば、制御装置外より
アドレス情報の中のバンクアドレスを表示しているビッ
ト位置を指定できるため、メモリ制御回路を含めて制御
装置をＬＳＩ化しても、使用可能なメモリＩＣが限定さ
れず、メモリＩＣの高集積化に対応できる効果がある。
アドレス情報の中のバンクアドレスを表示しているビッ
ト位置を指定できるため、メモリ制御回路を含めて制御
装置をＬＳＩ化しても、使用可能なメモリＩＣが限定さ
れず、メモリＩＣの高集積化に対応できる効果がある。
これにより、制御装置とメモリ装置とを同一プリント板
上に実装する場合、使用ＩＣ数の削減がはかられ、プリ
ント板の面積を小さくでき、システムの経済化が達成で
きるという利点がある。
上に実装する場合、使用ＩＣ数の削減がはかられ、プリ
ント板の面積を小さくでき、システムの経済化が達成で
きるという利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における制御情報とバンクアドレスデコード位置
の対応を示す図、第３図は第１図のデコーダの具体例を
示す図である。 １・・・制御装置、 ２・・・メモリ装置、 ３・・・
制御回路、 １０・・・デコーダ、 ４３〜４６・・
・メモリバンク。
第１図における制御情報とバンクアドレスデコード位置
の対応を示す図、第３図は第１図のデコーダの具体例を
示す図である。 １・・・制御装置、 ２・・・メモリ装置、 ３・・・
制御回路、 １０・・・デコーダ、 ４３〜４６・・
・メモリバンク。
Claims (1)
- （１）バンク分割されたメモリ装置を制御するメモリ制
御装置において、外部から指定された１バンク当りのメ
モリ容量に基づいてメモリアドレス情報のバンクアドレ
ス部をデコードする手段と、該デコード手段からのバン
クアドレスと該メモリ制御装置内で生成されるメモリア
クセス制御情報をもとにメモリアクセスに必要な制御信
号をバンク対応に発生する手段とを有することを特徴と
するメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236385A JPS61231640A (ja) | 1985-04-05 | 1985-04-05 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236385A JPS61231640A (ja) | 1985-04-05 | 1985-04-05 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61231640A true JPS61231640A (ja) | 1986-10-15 |
Family
ID=13487153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236385A Pending JPS61231640A (ja) | 1985-04-05 | 1985-04-05 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03282648A (ja) * | 1990-03-29 | 1991-12-12 | Sharp Corp | メモリ制御装置 |
| USRE41589E1 (en) | 1993-09-08 | 2010-08-24 | Renesas Technology Corp. | Memory system performing fast access to a memory location by omitting the transfer of a redundant address |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372534A (en) * | 1976-12-10 | 1978-06-28 | Sharp Corp | Block selection system for memory card |
-
1985
- 1985-04-05 JP JP7236385A patent/JPS61231640A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372534A (en) * | 1976-12-10 | 1978-06-28 | Sharp Corp | Block selection system for memory card |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03282648A (ja) * | 1990-03-29 | 1991-12-12 | Sharp Corp | メモリ制御装置 |
| USRE41589E1 (en) | 1993-09-08 | 2010-08-24 | Renesas Technology Corp. | Memory system performing fast access to a memory location by omitting the transfer of a redundant address |
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