JPS63263691A - 複合メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリデバイスに係り特にオペレーティング
システムあるいはアプリケーションプログラムをワーク
付きでファームウェア化するのに好適な複合メモリデバ
イスに関する。

（従来の技術〕 従来の装置は、■日立製作新製のパーソナルコンピュー
タ８１６ＥＸ、ハードウェア技術資料、昭和５９年９月
０Ａ１３−３Ｅ−００６−０１（“８４−９）に記載の
ように、オペレーティングシステムのプログラムは、シ
ステム立上げ時に、磁気ディスク等の外部記憶装置から
ローディングしていた。またアプリケーションプログラ
ムについても同様に、システム立上げ、アプリケーショ
ンの切換時に外部記憶装置からローディングをしていた
。

〔発明が解決しようとする問題点〕

上記従来技術においては、オペレーティングシステムな
着をワークエリアと共にツアームラ再ア化することにつ
いては配慮されておらず、利用者側から見ると、システ
ム立上げ時そあ他における外部記憶装置からの、ローデ
ィングに要する時間が大きいことによる応答性の悪さが
問題であった。

本発明の目的は、オペレーティングシステム、などをワ
ークエリア付きでファームウェア化することにより、外
部記憶からのプログラムローディングを不要として、利
用者側から見たシステムの応答性を改善した複合メモリ
デバイスを提供することにある。

〔問題点を解決するための手段〕

上記目的は、読み出し専用メモリと読出し・書き込み用
メモリを同一半導体基板上に搭載した複合メモリデバイ
スを実現することにより達成され゛る。

すなわち、従来オペレーティングシステムなどのファー
ムウェア化の最大の障害となっていたメモリデバイスの
制約である以下の点を解決するものである。

これまで、メモリとしてはいわゆる読み出し専用メモリ
　（以下、ＲＯＭ　：　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏ
ｒｙと呼ぶ）、読み出し・書き込み用メモリ（以下、Ｒ
ＡＭ　：　Ｒａｎｄｏｍ　Ａｃｃｅｅｓ　Ｍｅｍｏｒｙ
と呼ぶ）がそれぞれ独立したデバイスとして実用化され
ており、たとえば、所定のバイト（Ｂｙｔｅ　）数だけ
ＲＡＭ領域を持つＲＯＭあるいはその逆に所定のバイト
数だけ＠　ＯＭ　Ｎ域をもつＲＡＭがないため、ワーク
エリアを要するオペレーティングシステムのファームウ
ェア化を阻害していた。本発明はＲＯＭ。

ＲＡＭ混在型の複合メモリデバイスの実現によりこの問
題点を解決し、ワーク付きのファームウェアの実現番達
成するものである。

〔作用〕

本発明は、ワークエリアを確保するため複合メモリデバ
イスの中に該当する容量のＲＡＭ領域を実現し、その他
の領域をオペレーティングシステムのプログラムエリア
として、同様に該当する容量のＲＯＭｊｌ域とすること
により、オペレーティングシステムに対応してワークエ
リアが確保でき、電源投入によるシステム立上げによっ
てＲＯＭ内のオペレーティングシステムが起動され、利
用者のシステム定義などによりＲＡ　Ｍ　ｉＩ域にテー
ブルなどが形成されて、さらにキー人力による要求に沿
った動作をオペレーティングシステムが行なう。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明す′る。

第２図は本発明が適用される情報処理機器のメモリマツ
プの概念図であって、２０１はＢｉＯ２（Ｂ、ａｓｉｃ
　　　　Ｉｎｐｕｔ　　　　０ｕｔｐｕｔ　　　５ｙｓ
ｔｅｎ　　）　　　エ　リ′　ア、２０２は表示用メモ
リエリア、２０３はアプリケーションプログラムエリア
、２０４はオペレーティングシステムエリア、・２０５
は各種ワークエリアの各メモリ領域を示す。従来は、ハ
ードウェアを制御するＢＩＯＳエリア２０１部だけがＲ
ＯＭ化されており、他の部分は前述の理由でＲＡＭ化さ
れていた。アプリケーションプログラムエリア２０３は
各機器に対して数多く用意されているため、一般的には
ＲＯＭ化して固定することは難しいが、その機器のグレ
ードによって、機能の専用化を計る場合にはＲＯＭ化す
る場合もある。

以下、オペレーティングシステムのＲＯＭ化について説
明する。

オペレーティングシステムは、プログラム本体を２０４
のエリアに、ワークを２０５のエリアに有する。この場
合、ｏｏｏｏｏ番地〜０ＦＦＦＦ番地がワークエリアで
１００００〜２ＦＦＦＦ番地がオペレーティングシステ
ムとなっており、前者をＲＡＭ、後者をＲＯＭとする必
要がある。

これを実現するためのメモリデバイスの構成を第１図に
示す。

第１図は本発明による複合メモリデバイスの構成図であ
って、３０１はアドレスデコーダ、３０２は記憶セル、
３０３は書き込み・読み出し制御回路、３０４は入出力
バッファであり、外部より与えられるアドレス人力３０
００を入力し、アドレスデコーダ３０１でデコードし、
記憶セル３０２などの素子へアクセスするかをアドレス
選択信号３００３で決め、書き込み／読み出しくＲ／Ｗ
）制御入力３００１をうけて書き込み・読み出し制御回
路３０３で書き込み／読み出しくＲ／Ｗ）信号３００４
を生成して、Ｗつまり書き込み時にデータ入出力３００
２よりデータをうけ、入出力バッファ３０４を経由して
、データ信号３００５により記憶セル３０２に所定のデ
ータを書き込む。

第２図の説明で述べたようにＲＯＭ、ＲＡＭを混在させ
る場合には記憶セル３０２を以下で説明する第３図の（
ａ）と（ｂ）のようにする。

第３図は本発明による複合メモリデバイスの記憶セル回
路構成図であって、（ａ）はＲＡＭ構成、（ｂ）はＲＯ
Ｍ構成の各回路構成を示す。

同図において、３０２−１から３０２−４および、３０
２−ｉ〜３０２−ｉ＋３は各々ＭＯＳＦＥＴ　（Ｍｅｔ
ａｌ−Ｏｘｉｄｅ　　Ｓｅｏ＋１ｃｏｎｄｕｃｔｏｒ　
　Ｆｉｅｌｄ　　’Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏ
ｒ　）であり、この場合ＮチャンネルＭＯ５として、ゲ
ート端子に高電圧印加で導通ずる。

第３図（ａ）はＲＡＭ構成であり、第１図における記憶
セル３０２のＲＡ　Ｍ　ｆｉｆｆ域の詳細を示し、ＭＯ
３ＦＥＴ３０２−１，３０２−２と負荷抵抗Ｒでフリッ
プフロップ（Ｆ、Ｆ）を形成し、これを１ビット分とし
ている。データを書き込むときには、前述のようにアド
レス選択線で、ある番地の記憶セルたとえばアドレス選
択線３００３−１によりＭＯ３ＦＥＴ３０２−１．３０
２−２にデータをかく、この場合、書き込むべきデータ
はデータ入出力バッファ３０４から送られてくるデータ
信号３００５−１．３００５−２により供給される。た
とえば、１”を書くときにはデータ信号３００５−１が
高電位、３００５−２を低電圧とすればよく、これによ
りＭＯ３ＦＥＴ３０２−１の出力に高電位が保持される
。

また記憶セルをＲＯＭ化したいときには、第３図（ｂ）
のように、所定のアドレス選択線で選ばれる番地の記憶
セルであるＭＯ３ＦＥＴ３０２−５．３０２−ｉ＋ｌを
、図のように、一方の出力（ここではＭＯ３ＦＥＴ３０
２−　ｉ）に対して負荷抵抗Ｒと読み出し書き込み用の
ＭＯＳ　Ｆ　ＥＴ３０２−ｉ＋２との接続を“切断すれ
ばよい。これにより、このビットから読み出した内容は
常にＩＩ　Ｉ　Ｉｔとなる。

なお、プログラムの暴走などで、この番地に対してデー
タの書き込みを行なっても、−瞬その値にセットされる
が、別の番地にアクセスがうつれば、記憶内容はｓｒ　
１　ｅｙに戻る。

この様に、同一の構成の回路を用い、部分的な配線の切
断により、ＲＡＭ、ＲＯＭを形成できるので、同一半導
体基板上にＲＯＭ、ＲＡＭの各領域の混在構成が可能と
なる。

実際に集積回路化する場合に、ＲＯＭ、ＲＡＭの各領域
の設定には幾つかの方法がある。そのひとつは、メーカ
側におけるマスク工程で決定する−もの、他のひとつは
ユ、−ザ側でワンタイムＦＲＯＭのようにプログラムす
るものである。

このように、本実施例によれば、同一半導体基板上にＲ
ＯＭ、ＲＡＭの各領域が混在したメモリを搭載できるの
で、必要に応じた領域をもつワークエリア付きのファー
ムウェア化が達成でき、オペレーティングシステムなど
のシステム立上げ時の外部記憶装置からのプログラムの
ローディングが不要となり、応答性が向上する。

（発明の効果〕 以上説明したように、本発明によれば、ＲＯＭ。

ＲＡＭ混在の複合メモリチップを実現でき、固定化でき
るプログラム領域と変数などを含むテーブル、プログラ
ムのワークエリアからなるデータ領域の境界や容量を選
択可能とすることができるの、で、ワーク付きのファー
ムウェア化を効率よく達成できる。

【図面の簡単な説明】

第１図は本発明による複合メモリデバイスの一実施例を
示す全体構成図、第２図は本発明が適用される情報処理
装置のメモリマツプの概念図、第３図は本発明による複
合メモリデバイスの記憶セル回路構成図で（ａ）はＲＯ
Ｍ構成、（ｂ）はＲＡＭ構成の各回路構成図である。 ３０１・・・・・・アドレスデコーダ、３０２・・・・
・・記憶セル、３０３・・・・・・書き込み・読み出し
制御部、３０４・・・・・・人出力バッファ、３０２−
１〜３０２−４．３０２−ｉ　〜３０’２−ｉ＋３・・
・・・−ＭＯＳＦＥＴ、３０００・・・・・・アドレス
入力、３００１・・・・・・Ｒ／Ｗ制、御入力、３００
２・・・・・・データ入出力、３００３・旧・・アドレ
ス選択信号、３００４・旧・・Ｒ／Ｗ信号、３００５・
旧・・データ信号。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、記憶セル、アドレスデコーダ、書き込み・読み出し
   制御回路、データ入出力バッファを少くとも備えたメモ
   リデバイスにおいて、前記記憶セルは、読み出し専用記
   憶セル領域と書き込み・読み出し可能な記憶セル領域と
   が同一半導体基板上に複合搭載されて成ることを特徴と
   する複合メモリデバイス。 ２、特許請求の範囲第１項記載の複合メモリデバイスに
   おいて、前記記憶セルはフリップ・フロップから成り、
   上記記憶セルを読み出し専用記憶セル領域の記憶セルと
   するか、書き込み・読み出し可能な記憶セル領域の記憶
   セルとするかによつて、当該記憶セルを構成する上記フ
   リップ・フロップの出力端子の一方を切断、あるいは接
   続する構成とし、上記読み出し専用記憶セル領域の記憶
   セルは、必要とするビットパターンに応じて当該記憶セ
   ルを構成するフリップ・フロップの一方の出力端子を切
   断して成ることを特徴とする複合メモリデバイス。