JPS617954A - 主メモリの読み出し方式 - Google Patents
主メモリの読み出し方式Info
- Publication number
- JPS617954A JPS617954A JP12872284A JP12872284A JPS617954A JP S617954 A JPS617954 A JP S617954A JP 12872284 A JP12872284 A JP 12872284A JP 12872284 A JP12872284 A JP 12872284A JP S617954 A JPS617954 A JP S617954A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- memory
- address
- indirect
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータシステム内の主メモリ装置に関
する。
する。
従来のメモリ装置における主メモリの間接参照は、第１
図＾に略記する如く、主メモリの指定されたアドレスの
内容を一度ＣＰＵ（中央処理装置）内のレジスタにロー
ドし、その値をアドレスとして再びＣＰＵから主メモリ
をアクセスすることにより実現される。
図＾に略記する如く、主メモリの指定されたアドレスの
内容を一度ＣＰＵ（中央処理装置）内のレジスタにロー
ドし、その値をアドレスとして再びＣＰＵから主メモリ
をアクセスすることにより実現される。
とのＣＰＵと主メモリとの間のデータの送受には、ＣＰ
Ｕと主メモリ間の間接参照完結に要する情報転送回数が
増加し、この回数増加に伴い所要時間が増加し、結果と
してバス専有時間の延長により同バスに接続された他の
装置が、バスを使用できない確率が高くなる欠点があり
、間接指定のレベルが深くなるに従い、この回数、時間
および確率が着しく増加する欠点があった。
Ｕと主メモリ間の間接参照完結に要する情報転送回数が
増加し、この回数増加に伴い所要時間が増加し、結果と
してバス専有時間の延長により同バスに接続された他の
装置が、バスを使用できない確率が高くなる欠点があり
、間接指定のレベルが深くなるに従い、この回数、時間
および確率が着しく増加する欠点があった。
本発明は、ＣＰＵから主メモリ参照の際に、主メモリア
ドレスをアドレスバス経由で、ＣＰＵから主メモリに送
出すると同時に、制御バスを経由して間接アドレス参照
であるという情報を、ＣＰＵから主メモリに送出して、
途中にＣＰＵを介在させないで、間接アドレス参照を主
メモリ内で独自に処理することにより、ＣＰＵと主メモ
リとの間の情報転送回数を４回から、直接メモリ参照の
ときと同様にアドレス送出、参照結果受信の２回とする
ことができるよさにし、バス専有時間の短縮および間接
参照完結までの時間の短縮を、行なうことができるよう
にしたメモリ装置を提供するものである。
ドレスをアドレスバス経由で、ＣＰＵから主メモリに送
出すると同時に、制御バスを経由して間接アドレス参照
であるという情報を、ＣＰＵから主メモリに送出して、
途中にＣＰＵを介在させないで、間接アドレス参照を主
メモリ内で独自に処理することにより、ＣＰＵと主メモ
リとの間の情報転送回数を４回から、直接メモリ参照の
ときと同様にアドレス送出、参照結果受信の２回とする
ことができるよさにし、バス専有時間の短縮および間接
参照完結までの時間の短縮を、行なうことができるよう
にしたメモリ装置を提供するものである。
本発明は、コンピュータシステム内で、データバス、ア
ドレスバスならびに制御バスから成るバスに接続され主
メモリバンクを含み構成される主メモリ装置において、
データバスに関しては、該データバスとメモリデータの
バッファを接続し該バッファと主メモリバンクのデータ
入出力部とを接続シ、アドレスバスに関しては、該アド
レスバスと主メモリバンクのデータ入出力部とをメモリ
アドレスの選択回路の入力部に接続し、該選択回路出力
を主メモリバンクのアドレス入力部と接続し、制御バス
に関しては、蚊制御バスを間接メモリアクセスの制御回
路に接続し、該制御回路にメモリデータのバッファ、メ
モリアドレスの選択回路ならびに主メモリバンクを接続
することを特徴とし、ＣＰＵから主メモリ参照の際に、
主メモリアドレスをアドレスバス経由で、ＣＰＵから主
メモリに送出すると同時に、制御バスを経由して間接ア
ドレス参照であるという情報を、ＣＰＵから主メ（りに
送出して、途中にＣＰＵＩ介在させないで、間接アドレ
ス参照な主メモリ内で独自に処理することにより、ＣＰ
Ｕと主メモリとの間の情報転送回数を４回以上から減ら
して、直接メモリ参照のときと同様にアドレス送出、参
照語、米受信の２回とすることができるよ５にすること
を特徴とする主メモリの読み出し方式である。
ドレスバスならびに制御バスから成るバスに接続され主
メモリバンクを含み構成される主メモリ装置において、
データバスに関しては、該データバスとメモリデータの
バッファを接続し該バッファと主メモリバンクのデータ
入出力部とを接続シ、アドレスバスに関しては、該アド
レスバスと主メモリバンクのデータ入出力部とをメモリ
アドレスの選択回路の入力部に接続し、該選択回路出力
を主メモリバンクのアドレス入力部と接続し、制御バス
に関しては、蚊制御バスを間接メモリアクセスの制御回
路に接続し、該制御回路にメモリデータのバッファ、メ
モリアドレスの選択回路ならびに主メモリバンクを接続
することを特徴とし、ＣＰＵから主メモリ参照の際に、
主メモリアドレスをアドレスバス経由で、ＣＰＵから主
メモリに送出すると同時に、制御バスを経由して間接ア
ドレス参照であるという情報を、ＣＰＵから主メ（りに
送出して、途中にＣＰＵＩ介在させないで、間接アドレ
ス参照な主メモリ内で独自に処理することにより、ＣＰ
Ｕと主メモリとの間の情報転送回数を４回以上から減ら
して、直接メモリ参照のときと同様にアドレス送出、参
照語、米受信の２回とすることができるよ５にすること
を特徴とする主メモリの読み出し方式である。
第２図は、本発明の実施例の構成な示すブ四ツク図で、
間接メモリ参照命令を実行しはじめてから、メモリデー
タバッファのゲートを開く前までの間の作動を示すと共
に、間接メモリ参照命令な実行する場合における、メモ
リデータノ（ツファのゲートを開けるとき、およびそれ
以後の作動を示す図、第４図は、直接メモリ参照命令を
実行する場合の作動を示す図である。
間接メモリ参照命令を実行しはじめてから、メモリデー
タバッファのゲートを開く前までの間の作動を示すと共
に、間接メモリ参照命令な実行する場合における、メモ
リデータノ（ツファのゲートを開けるとき、およびそれ
以後の作動を示す図、第４図は、直接メモリ参照命令を
実行する場合の作動を示す図である。
第２図により、本発明の実施例の構成を説明する。
ＣＰＵＩに接続されるアドレスバス２、データバス３、
制御バス４と、データバス３に接続されるメモリデータ
のバッファ７と、該バッファ７と接続される主メモリバ
ンク９と、アドレス／（ス２ならびに主メモリバンク９
を入力として接続され、出力を主メモリバンク９に接続
されるメモリアドレスの選択回ｗｔ８と、制御バス４に
入力を接続され、バッファ７、選択回路８ならびに主メ
モリノ（ンク９に出力をそれぞれ接続される間接メモリ
アクセスの制御回路６とを含み構成される。まず、間接
メモリ参照の例について説明する。間接メモリ参照とは
、ＣＰＵ内のレジスタまたはアキュムレータ等に、メモ
リからデータを読み出す場合に、命令のオペ２ンドで指
定されるアドレスのメモリ内容をアドレスとみなし、と
れをアドレス情報としてメモリ参照し、その参照したデ
ータを、ＣＰＵ側のレジスタまたはアキエムレータ等に
設定するととをいう。
制御バス４と、データバス３に接続されるメモリデータ
のバッファ７と、該バッファ７と接続される主メモリバ
ンク９と、アドレス／（ス２ならびに主メモリバンク９
を入力として接続され、出力を主メモリバンク９に接続
されるメモリアドレスの選択回ｗｔ８と、制御バス４に
入力を接続され、バッファ７、選択回路８ならびに主メ
モリノ（ンク９に出力をそれぞれ接続される間接メモリ
アクセスの制御回路６とを含み構成される。まず、間接
メモリ参照の例について説明する。間接メモリ参照とは
、ＣＰＵ内のレジスタまたはアキュムレータ等に、メモ
リからデータを読み出す場合に、命令のオペ２ンドで指
定されるアドレスのメモリ内容をアドレスとみなし、と
れをアドレス情報としてメモリ参照し、その参照したデ
ータを、ＣＰＵ側のレジスタまたはアキエムレータ等に
設定するととをいう。
この間接メモリ参照を実行させる間接メモリ参照命令の
例、「ＬＮ ＲＯ，ＡＲＥＡＪ（オペレーションはＬ
Ｎ、第１オペ２７ドはＲＯ，第２オペランドはＡＲＥＡ
である。）について、第１図（ロ）をもとにアドレス
およびデータの状況を例示すると、つぎのとおりである
。
例、「ＬＮ ＲＯ，ＡＲＥＡＪ（オペレーションはＬ
Ｎ、第１オペ２７ドはＲＯ，第２オペランドはＡＲＥＡ
である。）について、第１図（ロ）をもとにアドレス
およびデータの状況を例示すると、つぎのとおりである
。
ＡＲＥＡはアドレス１０００番地を指し、アドレス１０
００番地のデータは２０００であり、アドレス２０００
番地のデータが００５１のとき、上記命令実行ｉＫおけ
るＣＰＵ側のレジスタＲＯのデータは００５１となる。
００番地のデータは２０００であり、アドレス２０００
番地のデータが００５１のとき、上記命令実行ｉＫおけ
るＣＰＵ側のレジスタＲＯのデータは００５１となる。
後述の、間接メモリ参照命令を実行する場合の作動の説
明における信号およびデータを、たとえば命令「ＬＮ
ＲＯ，ＡＲＥＡＪにおける信号およびデータに対応さ
せると、つぎのとおりである。Ｓｌはｌ０００Ｋ、８２
はＬＮＫ、ｄｌは２０００１Ｃ１＃！２図ならびに第３
図斡により説明する。
明における信号およびデータを、たとえば命令「ＬＮ
ＲＯ，ＡＲＥＡＪにおける信号およびデータに対応さ
せると、つぎのとおりである。Ｓｌはｌ０００Ｋ、８２
はＬＮＫ、ｄｌは２０００１Ｃ１＃！２図ならびに第３
図斡により説明する。
第２．Ｍ３図の如く、ＣＰＵＩが間接メモリ参照命令を
実行すると、アドレスバス２にはアドレス信号Ｓ１が、
また制御パス４には間接メモリ参照であることを示す信
号Ｓ２が出力される。該信号Ｓ２を受けた間接メモリア
クセスの制御回路６は、メモリアドレスの選択回ｗ！に
８ｔｔ制御Ｓ３ｔ、、アドレスバス２上の信号Ｓ１を主
メモリバンク９に送る。次に、制御回路６は、主メモリ
バンク９に対し、読出し操作を指定Ｓ４し、メモリデー
タのバッファ７のゲートは閉じるように指定Ｓ５する。
実行すると、アドレスバス２にはアドレス信号Ｓ１が、
また制御パス４には間接メモリ参照であることを示す信
号Ｓ２が出力される。該信号Ｓ２を受けた間接メモリア
クセスの制御回路６は、メモリアドレスの選択回ｗ！に
８ｔｔ制御Ｓ３ｔ、、アドレスバス２上の信号Ｓ１を主
メモリバンク９に送る。次に、制御回路６は、主メモリ
バンク９に対し、読出し操作を指定Ｓ４し、メモリデー
タのバッファ７のゲートは閉じるように指定Ｓ５する。
そして制御回路６は、さらに選択回路８を制御８６Ｌ、
て、主メモリバンク９の読出し結果ｄ１を再び主メモリ
バンク９へのアドレス信号Ｓ７として送り、主メモリバ
ンク９に対し胱出しを指示（Ｓ ７）スるとともに、バ
ッファ７のゲートを開き（８８）、主メモリバンク９の
読出し結果ｄ２をバッファ７のゲートを経由してデータ
バス３に送出し、ＣＰＵＩは、このデータバス３上のデ
ータｄ２な引き取る。
て、主メモリバンク９の読出し結果ｄ１を再び主メモリ
バンク９へのアドレス信号Ｓ７として送り、主メモリバ
ンク９に対し胱出しを指示（Ｓ ７）スるとともに、バ
ッファ７のゲートを開き（８８）、主メモリバンク９の
読出し結果ｄ２をバッファ７のゲートを経由してデータ
バス３に送出し、ＣＰＵＩは、このデータバス３上のデ
ータｄ２な引き取る。
第２図に示す作動により、間接メモリ参照を主メモリ装
置５の内部において自己解決することができる。直接メ
モリ参照命令を実行する場合の作動を、第４図により説
明する。
置５の内部において自己解決することができる。直接メ
モリ参照命令を実行する場合の作動を、第４図により説
明する。
ＣＰＵ１が直接メモリ参照命令な実行する場合には、制
御パス４には直接アドレス参照命令であることを示す信
号８２１が出力される。制御回路６は咳信号８２１を受
けると、選択回路８な制御Ｓ２２して、アドレスバス２
上の信号８２３ を主メモリバンク９に送り、主メモリ
バンク９に対し読出し操作を指定５２４Ｌ、 次にバ
ッファ７のゲートを開け（８２５）、主メモリバンク９
の続出しデータｄ２１１％ バッファ７を経由しデー
タバス３上に送出し、ＣＰＵＩは該データｄ２１を引き
取る。
御パス４には直接アドレス参照命令であることを示す信
号８２１が出力される。制御回路６は咳信号８２１を受
けると、選択回路８な制御Ｓ２２して、アドレスバス２
上の信号８２３ を主メモリバンク９に送り、主メモリ
バンク９に対し読出し操作を指定５２４Ｌ、 次にバ
ッファ７のゲートを開け（８２５）、主メモリバンク９
の続出しデータｄ２１１％ バッファ７を経由しデー
タバス３上に送出し、ＣＰＵＩは該データｄ２１を引き
取る。
本発明は以上説明したように、ＣＰＵではな（主メモリ
装置側にメモリの間接参照機能を備えることにより、Ｃ
ＰＵと主メモリとの間の情報転送回数を減少させ、Ｃ’
ＰＬＩの主メモリアクセスのためのパス専有時間な短縮
し、ひとつのＣＰＵが分散した複数個の主メモリと）（
スな共有するシステムにおいては、各メモリに対し間接
メモリ参照命令により処理の見かけ上の並列化が可能で
あり、複数個のＣＰＵと分散した複数個の主メモリとが
パスを共有するシステムにおいても、各ＣＰＵ。
装置側にメモリの間接参照機能を備えることにより、Ｃ
ＰＵと主メモリとの間の情報転送回数を減少させ、Ｃ’
ＰＬＩの主メモリアクセスのためのパス専有時間な短縮
し、ひとつのＣＰＵが分散した複数個の主メモリと）（
スな共有するシステムにおいては、各メモリに対し間接
メモリ参照命令により処理の見かけ上の並列化が可能で
あり、複数個のＣＰＵと分散した複数個の主メモリとが
パスを共有するシステムにおいても、各ＣＰＵ。
主メモリに関するパス使用の競合の確率を下げる効果が
ある。
ある。
第１図囚ならびに（ロ）はそれぞれ、従来の技術ならび
に本発明によるＣＰＵと主メモリとの間の情報転送の状
況を示す図、第２図は、本発明の実施例の構成ならびに
作動を示す図、第３図は、実施例の作動を示すタイムチ
ャート、第４図は、直接メモリ参照命令な実行する場合
の作動を示す図である。 ｌ・・・中央処理装［（ＣＰＵ）、 ２・・・アドレ
スバス、 ３・・・データバス、 ４・・・制御ノ考
ス、５・・・主メモリ装置、 ６・・・間接メモリアク
セスの制御回路、 ７・・・メモリデータのバッファ
、８・・・メモリアドレスの選択回路、 ９・・・主
メモリバンク。 特詐出願人 日本電気株式会社 、 代理人 弁理士 内 原 晋 、：？戸 第１図（Ａ） Ｕ 第１図（Ｂ） 水′ＰＪ′Ｌ 第２図
に本発明によるＣＰＵと主メモリとの間の情報転送の状
況を示す図、第２図は、本発明の実施例の構成ならびに
作動を示す図、第３図は、実施例の作動を示すタイムチ
ャート、第４図は、直接メモリ参照命令な実行する場合
の作動を示す図である。 ｌ・・・中央処理装［（ＣＰＵ）、 ２・・・アドレ
スバス、 ３・・・データバス、 ４・・・制御ノ考
ス、５・・・主メモリ装置、 ６・・・間接メモリアク
セスの制御回路、 ７・・・メモリデータのバッファ
、８・・・メモリアドレスの選択回路、 ９・・・主
メモリバンク。 特詐出願人 日本電気株式会社 、 代理人 弁理士 内 原 晋 、：？戸 第１図（Ａ） Ｕ 第１図（Ｂ） 水′ＰＪ′Ｌ 第２図
Claims (1)
- 少なくとも、中央処理装置と主メモリ装置とが、データ
バス、アドレスバス、ならびに制御バスから成るバスで
接続されているコンピュータシステムであつて、中央処
理装置から主メモリ参照の際に、主メモリアドレスをア
ドレスバス経由で、該中央処理装置から主メモリ装置に
送出すると同時に、制御バスを経由して間接アドレス参
照であるという情報を、該中央処理装置から主メモリ装
置に送出して、途中に当該中央処理装置を介在させない
で、間接アドレス参照を主メモリ装置内で独自に処理す
るようにしたことを特徴とする主メモリの読み出し方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12872284A JPS617954A (ja) | 1984-06-22 | 1984-06-22 | 主メモリの読み出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12872284A JPS617954A (ja) | 1984-06-22 | 1984-06-22 | 主メモリの読み出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617954A true JPS617954A (ja) | 1986-01-14 |
Family
ID=14991814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12872284A Pending JPS617954A (ja) | 1984-06-22 | 1984-06-22 | 主メモリの読み出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
| JPS6418857A (en) * | 1987-07-14 | 1989-01-23 | Nec Corp | Virtual volume control system for extension memory device |
-
1984
- 1984-06-22 JP JP12872284A patent/JPS617954A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
| JPS6418857A (en) * | 1987-07-14 | 1989-01-23 | Nec Corp | Virtual volume control system for extension memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7376783B2 (en) | Processor system using synchronous dynamic memory | |
| US5495593A (en) | Microcontroller device having remotely programmable EPROM and method for programming | |
| US7782683B2 (en) | Multi-port memory device for buffering between hosts and non-volatile memory devices | |
| US6173353B1 (en) | Method and apparatus for dual bus memory transactions | |
| US4467454A (en) | High-speed external memory system | |
| US5884074A (en) | Microcomputer utilizing flash memory for data storage | |
| US7206930B2 (en) | Method and apparatus for reducing strapping devices | |
| US4814977A (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers | |
| JPS617954A (ja) | 主メモリの読み出し方式 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JP3441944B2 (ja) | シーケンシャルアクセス型半導体メモリ装置 | |
| JPS6232832B2 (ja) | ||
| JPH0934726A (ja) | 割り込み制御方法 | |
| JPH01173143A (ja) | メモリマネージメントユニット | |
| JPS59167763A (ja) | マイクロコンピユ−タ | |
| JPH0580698B2 (ja) | ||
| JPS60142450A (ja) | 記憶システム | |
| JPH064469A (ja) | 入出力装置制御方式 | |
| JPS63163643A (ja) | 記憶装置 | |
| JPS61183764A (ja) | ダイレクトメモリアクセス制御方式 | |
| JPS63205751A (ja) | バス制御装置 | |
| EP0369935A2 (en) | Multiple posting cache memory | |
| JPS6348688A (ja) | メモリ装置 | |
| JP2002032217A (ja) | データの演算を実行する方法と該方法を実現するアセンブリ | |
| JPS6246353A (ja) | メモリ読出し方式 |