JPS5880177A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5880177A JPS5880177A JP56175968A JP17596881A JPS5880177A JP S5880177 A JPS5880177 A JP S5880177A JP 56175968 A JP56175968 A JP 56175968A JP 17596881 A JP17596881 A JP 17596881A JP S5880177 A JPS5880177 A JP S5880177A
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- address information
- memory
- address
- setting circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、２種類のメモリ・カードを使用できるようＫ
なった記ｔｌｌ装智に関するものである。
なった記ｔｌｌ装智に関するものである。
（２） 従来技術と問題点
配憶容量の異なる２種類のメモリ１カード′ｆｒ使用し
て記憶装置ｋｔ−構成することは、従来より行われてい
る。第１図（イ）および（ロ）は、この種の記憶装置の
従来例を説明するためのものである。第１図（イ）Ｖｃ
おい−（、ＭＳＩｌ′ｉ主記憶装置、１ｔｆ２５６ＫＢ
のメモリ・カード、２は１２８ＫＢのメモリ・カードを
それぞれ示している。各メモリ・カード１けアドレス設
定回路と比較回路とを有しており、アドレス情報部分の
アドレスとアドレス設定回路の内容を比較回路て比較し
、アドレスが一致したときに自己のメモリ・カードが選
択され友ものとしている。メモリ・カード２も同様な構
成を有している。第１図（ロ）においては、メモリ・カ
ード１′および２はアドレス設定回路や比較回路を有し
ていないが、アドレス・バス上のアドレスをデコードす
るデコーダ（図承せず）か設けらｎ、各デコード出力線
がメモリ・カード挿入場所と１対１の対応をなしている
。第１図（イ）で説明したような従来の記憶装置は各メ
モリ・カード毎にアドレス設定回路と比較回路とを必要
とするという欠点があり。
て記憶装置ｋｔ−構成することは、従来より行われてい
る。第１図（イ）および（ロ）は、この種の記憶装置の
従来例を説明するためのものである。第１図（イ）Ｖｃ
おい−（、ＭＳＩｌ′ｉ主記憶装置、１ｔｆ２５６ＫＢ
のメモリ・カード、２は１２８ＫＢのメモリ・カードを
それぞれ示している。各メモリ・カード１けアドレス設
定回路と比較回路とを有しており、アドレス情報部分の
アドレスとアドレス設定回路の内容を比較回路て比較し
、アドレスが一致したときに自己のメモリ・カードが選
択され友ものとしている。メモリ・カード２も同様な構
成を有している。第１図（ロ）においては、メモリ・カ
ード１′および２はアドレス設定回路や比較回路を有し
ていないが、アドレス・バス上のアドレスをデコードす
るデコーダ（図承せず）か設けらｎ、各デコード出力線
がメモリ・カード挿入場所と１対１の対応をなしている
。第１図（イ）で説明したような従来の記憶装置は各メ
モリ・カード毎にアドレス設定回路と比較回路とを必要
とするという欠点があり。
第１図←）で１ｉ５２明したような記憶装置は、基本単
位を２５６ＫＢのメモリ・カードとすると、１２８ＫＢ
のメモリ・カードを最後の場ｆ９ｒＫ一枚しか便用でき
ないという欠点がある。
位を２５６ＫＢのメモリ・カードとすると、１２８ＫＢ
のメモリ・カードを最後の場ｆ９ｒＫ一枚しか便用でき
ないという欠点がある。
本発明は、上記の欠点を除去するものであって。
配憶合量の異なる２種類のメモリ・カードを使用できる
と共に記憶容量の増設を簡単忙行い得るようになった記
憶装置を簡単な構成で実現す２ことが出、来ると共に、
製造コストを安くできるようにすることを目的としてい
る。
と共に記憶容量の増設を簡単忙行い得るようになった記
憶装置を簡単な構成で実現す２ことが出、来ると共に、
製造コストを安くできるようにすることを目的としてい
る。
（４）発明の構成
そしてそのため１本発明の記憶装置は、複数のメモリー
カード挿入場所をもつメモ１ｊφ力−ド収容体の中に、
２ｍ飴の配憶各階をもつメモリ・カードＡ又は２ｎ語の
記憶容ｔをもつメモリ・カードＢ又はメモリ・カードＡ
とメモリ・カードＢとを収容して作成されるｉビ憶装置
において、アドレス・バス上におけるアドレス情報の内
の２ｍ以上の重みをもつビット部分力島ら構成されるア
ドレス情報部分をデコードする第１のデコーダと、上記
第１のデコーダから出力される各デコード結果を対応す
るメモリーカード挿入場所に供給するデコード出力線と
、上記メモリ・カード収容体の中に挿入されているメモ
リ・カードＡの枚数がセットされる設定回路と、上記ア
ドレス・バス上のアドレス情報と上記設定回路の内容Ｐ
とが入力され上記アドレス情報力・らＰ×２ｍを減算し
た差が零以上の場合には上記差にＰ、Ｘ２”を加算した
ものを出力する演算器と１．該演算器の出力をデコード
する第２のデコーダと、該第２のデコーダから出力され
る各デコード結果を対応するメモｌｌ・カード挿入場所
に供給するデコード出力線とを設け、且つメモリ・カー
ドＡに第１のデコーダのデコード結果のみを有効とする
手段を設けると共に、メモリ・カードＢに第２のデコー
ダのデコード結果のみを有効とする手段を設けたことを
特徴とするものである。
カード挿入場所をもつメモ１ｊφ力−ド収容体の中に、
２ｍ飴の配憶各階をもつメモリ・カードＡ又は２ｎ語の
記憶容ｔをもつメモリ・カードＢ又はメモリ・カードＡ
とメモリ・カードＢとを収容して作成されるｉビ憶装置
において、アドレス・バス上におけるアドレス情報の内
の２ｍ以上の重みをもつビット部分力島ら構成されるア
ドレス情報部分をデコードする第１のデコーダと、上記
第１のデコーダから出力される各デコード結果を対応す
るメモリーカード挿入場所に供給するデコード出力線と
、上記メモリ・カード収容体の中に挿入されているメモ
リ・カードＡの枚数がセットされる設定回路と、上記ア
ドレス・バス上のアドレス情報と上記設定回路の内容Ｐ
とが入力され上記アドレス情報力・らＰ×２ｍを減算し
た差が零以上の場合には上記差にＰ、Ｘ２”を加算した
ものを出力する演算器と１．該演算器の出力をデコード
する第２のデコーダと、該第２のデコーダから出力され
る各デコード結果を対応するメモｌｌ・カード挿入場所
に供給するデコード出力線とを設け、且つメモリ・カー
ドＡに第１のデコーダのデコード結果のみを有効とする
手段を設けると共に、メモリ・カードＢに第２のデコー
ダのデコード結果のみを有効とする手段を設けたことを
特徴とするものである。
（８１発明の実施例
以下１本発明を図面を参照しつつ説明する。第２図は本
発明の１実施例のブロック図、第３図は本発明で用いら
れるメモリ・カード用基板ＰＨのｌ実施例を示す図、第
４−は記１．ば容量増設の例を示す図である。
発明の１実施例のブロック図、第３図は本発明で用いら
れるメモリ・カード用基板ＰＨのｌ実施例を示す図、第
４−は記１．ば容量増設の例を示す図である。
図において、１１；を設定回路、１２は？Ｘ算器。
１３と１４はデコーダ、１５は２５６ＫＢのメモリ・カ
ード、１６は１２８ＫＢのメモリ・カード、］７と１８
゛はＡＮＤ回路、１９はＯＴＬ回路、２０け差込コネク
タ、２１はバック・パネル上の受はコネクタ、２２けバ
ック・パネル、ＡＤＲけアドレス−／（’、Ｘ 、Ａｏ
ないしＡｎ（ｎ＝０．ｌ、２・・・）はデコーダ・１３
めデコード出力線、 ＢｏないしＢｎけデコーダ１４の
デコード出力線、ＰＢＦｉメモリ・カード用基板をそれ
ぞれ承している。
ード、１６は１２８ＫＢのメモリ・カード、］７と１８
゛はＡＮＤ回路、１９はＯＴＬ回路、２０け差込コネク
タ、２１はバック・パネル上の受はコネクタ、２２けバ
ック・パネル、ＡＤＲけアドレス−／（’、Ｘ 、Ａｏ
ないしＡｎ（ｎ＝０．ｌ、２・・・）はデコーダ・１３
めデコード出力線、 ＢｏないしＢｎけデコーダ１４の
デコード出力線、ＰＢＦｉメモリ・カード用基板をそれ
ぞれ承している。
アドレス・バスＡＤＲけ２４ビツト構成のものである。
設定回路１１は７ピツト構成のものであり、この中には
メモリ・カード１５の使用枚数がセットされる。第２図
の例では２枚のメモリ・カード１５が使用されているの
で、設定回路１１の沖には２×２がセットされている。
メモリ・カード１５の使用枚数がセットされる。第２図
の例では２枚のメモリ・カード１５が使用されているの
で、設定回路１１の沖には２×２がセットされている。
デコーダ１３Ｕ７ドレス・バスＡＤＲ上忙おける上位６
ビツト（即ちビット１８ないし２３）か入力される。デ
コーダ１３のデコード出力線ＡＯは第０番のメモリ・カ
ード挿入場所に接続され、デコード出力線Ａ４は第４番
のメモリ・カード挿入＃ＩＩＦ９ｒＫ接続されている、
その他も同様である。演算器１２は、アトＶＸ・バスＡ
ＤＲの上位７ビツトから設定回路１１の示すアドレスを
引算し、その差が零以上の場合には設定回路１１の内容
を１／２シたものに差を加えたものを出力・する、演算
器１２の出力はデコーダ１４に・入力される。デコード
出力線Ｂｏは第０１＃のメモリ・カード挿入場所に接続
され、デコード出力線Ａ４Ｆｉ第４番目のメモリ・カー
ド挿入場所に接続される。メモリ・カード１５．１６は
ラック（図示せず）忙挿入されている。ｎ枚のメモリ・
カード５は第０番のメモリ・カード挿入場所から順１＃
にラックに挿入され１ｍ枚のメモリ・カード６は第ｎ番
目のメモリ・カード挿入場所から順番にラックに挿入さ
れる。
ビツト（即ちビット１８ないし２３）か入力される。デ
コーダ１３のデコード出力線ＡＯは第０番のメモリ・カ
ード挿入場所に接続され、デコード出力線Ａ４は第４番
のメモリ・カード挿入＃ＩＩＦ９ｒＫ接続されている、
その他も同様である。演算器１２は、アトＶＸ・バスＡ
ＤＲの上位７ビツトから設定回路１１の示すアドレスを
引算し、その差が零以上の場合には設定回路１１の内容
を１／２シたものに差を加えたものを出力・する、演算
器１２の出力はデコーダ１４に・入力される。デコード
出力線Ｂｏは第０１＃のメモリ・カード挿入場所に接続
され、デコード出力線Ａ４Ｆｉ第４番目のメモリ・カー
ド挿入場所に接続される。メモリ・カード１５．１６は
ラック（図示せず）忙挿入されている。ｎ枚のメモリ・
カード５は第０番のメモリ・カード挿入場所から順１＃
にラックに挿入され１ｍ枚のメモリ・カード６は第ｎ番
目のメモリ・カード挿入場所から順番にラックに挿入さ
れる。
第３図は本発明で用いられるメモリ・カード用基板ＰＨ
の要部の１実施例を示すものである。基板ＰＢｊｃ／／
１ＡＮＤ回路１７ト１８．オヨヒＯｋＬ［Ｉ２Ｉ線１９
が設けられている。この基板ＰＨを用いて２５６ＫＢの
メモ＋７・カード１５を作るときはＡＮＩＪ回路１７の
下側入力端子は論理ｒｌＪとされ、ＡＮｌ）この基板Ｐ
Ｂを用いて１２８ＫＢのメモリ・カード１６を°作成す
る場合にはＡＮＤ回路】７の下側入力端子は論１ｉ’
ｒＯＪとされ、ＡＮＤ回路】８の上側入力端子Ｆｉ論理
「１」とされる。ＡＮＤ回路１７の上麹入力′端子は差
込コネクタ２ｏおよびバック・パネル２２士の受はコネ
クタ１】を介シテデコード出力線Ａｉ忙接続され、ＡＮ
Ｄ回路】８の下側入力端子は他の差込コネクタ２ｏおよ
び他の受はコネクタ２１を介してデコード出力線Ｂ１１
ｃ接続され。ＡＮＤＩＨＪＭＩ ７． ］ ８ｔ７）
出７７１ｔ’ＯＲ回路１９に入力され、ＯＲ回路１９の
出力がイネーブル信号となる。即ち、イネーブル信号が
論理「１」のときに、このメモリ・カード１５又は１６
はアクセス可能状態となる。
の要部の１実施例を示すものである。基板ＰＢｊｃ／／
１ＡＮＤ回路１７ト１８．オヨヒＯｋＬ［Ｉ２Ｉ線１９
が設けられている。この基板ＰＨを用いて２５６ＫＢの
メモ＋７・カード１５を作るときはＡＮＩＪ回路１７の
下側入力端子は論理ｒｌＪとされ、ＡＮｌ）この基板Ｐ
Ｂを用いて１２８ＫＢのメモリ・カード１６を°作成す
る場合にはＡＮＤ回路】７の下側入力端子は論１ｉ’
ｒＯＪとされ、ＡＮＤ回路】８の上側入力端子Ｆｉ論理
「１」とされる。ＡＮＤ回路１７の上麹入力′端子は差
込コネクタ２ｏおよびバック・パネル２２士の受はコネ
クタ１】を介シテデコード出力線Ａｉ忙接続され、ＡＮ
Ｄ回路】８の下側入力端子は他の差込コネクタ２ｏおよ
び他の受はコネクタ２１を介してデコード出力線Ｂ１１
ｃ接続され。ＡＮＤＩＨＪＭＩ ７． ］ ８ｔ７）
出７７１ｔ’ＯＲ回路１９に入力され、ＯＲ回路１９の
出力がイネーブル信号となる。即ち、イネーブル信号が
論理「１」のときに、このメモリ・カード１５又は１６
はアクセス可能状態となる。
次にＩＥ ２ Ｆｇ ｆ＞ 製作を説明する。アドレス
・バスＡＤＲ士のアドレス情報か第０番地ないし第（５
１２に−１）ｉ地の範囲をボしている場合には、アドレ
ス情報に応じてデコード出力線Ａｏ又はＡＩが論理「１
」となり、第０番目挿入場所又は第１番目挿入場所のメ
モリ・カード１５がアクセスされる、。
・バスＡＤＲ士のアドレス情報か第０番地ないし第（５
１２に−１）ｉ地の範囲をボしている場合には、アドレ
ス情報に応じてデコード出力線Ａｏ又はＡＩが論理「１
」となり、第０番目挿入場所又は第１番目挿入場所のメ
モリ・カード１５がアクセスされる、。
アドレス・バスＡＤＲ上のアドレス情報が第５１２に番
地以上を示している場合には、アドレス・バス上のアド
レス情報から設定回路１のアドレス情報（２Ｘ２５６に
、）を引算して得られた薦算結果に。
地以上を示している場合には、アドレス・バス上のアド
レス情報から設定回路１のアドレス情報（２Ｘ２５６に
、）を引算して得られた薦算結果に。
２Ｘ１２８、Ｋを加算して得られる補正アドレス情報が
デコーダ１４に入力され、第２＃目挿入場所ヌは第３番
目挿入場所のメモリ・カード１６がアクセスされる。
デコーダ１４に入力され、第２＃目挿入場所ヌは第３番
目挿入場所のメモリ・カード１６がアクセスされる。
第４図は記憶容量の増設の例を示すものである。
第４図（イ）は、第２図のものよりも記憶容量を１２８
ＫＢだけ増設した場合を示している。この場合には、第
４番目の挿入場ＰＪ′ｒＫメモ１トカード１６か新たに
挿入され、設定回路１１の内容は数値＠２＃とされる。
ＫＢだけ増設した場合を示している。この場合には、第
４番目の挿入場ＰＪ′ｒＫメモ１トカード１６か新たに
挿入され、設定回路１１の内容は数値＠２＃とされる。
第４図（ロ）は、メモリ・カード１５を用いて記憶容量
を２５６ＫＢだけ増設した場合を示している。この場曾
忙は第０番、第１番および第２番の挿入場所にメモリ・
カード１５が弾入され。
を２５６ＫＢだけ増設した場合を示している。この場曾
忙は第０番、第１番および第２番の挿入場所にメモリ・
カード１５が弾入され。
／
第３番および縞４番の挿入場所にメモリ・′カード１６
が挿入され、そして設定回路１１の内容上数値“ｉ”と
される。
が挿入され、そして設定回路１１の内容上数値“ｉ”と
される。
（６） 発明の効果
以上、の説明から明らかなように１本発明によれは、言
１憶容量の異なる２種頌のメモＩＩ・カードを使用でき
ると共ＫＷｔＦ憶容量の増設を可能とする記憶装置を、
簡単な構図で実現できるという効果が得られる・
１憶容量の異なる２種頌のメモＩＩ・カードを使用でき
ると共ＫＷｔＦ憶容量の増設を可能とする記憶装置を、
簡単な構図で実現できるという効果が得られる・
第１図Ｆｉ＊ｉ−！憶容量の異なる２棹用のメモリ・カ
ードを使用できる記憶＠置の従来例をボす図、第２図は
本発明の１実施例のブロック図、第３図は本発明で用い
られるメモリ・カード用基板ＰＨの要部の１実施例を示
す図、第４図は記偉容知−増設の例をボす図である。 １１・・・設定回路、】２・・・演ＩＸ器、】３と】４
・・・デコーダ、１５・・・２５６ＫＢのメモリ・カー
ド。 １６・・・１２８ＫＢのメモリ・カード、１７と１８・
・・ＡＮＤ回路、１９・・・ＯＲ回路、２０・・・差込
コネクタ、２１・・・バック・パネル上の受はコネクタ
。 ２２・・・バック・パネル、ＡＤＨ・・・アドレス・ノ
くス。 ＡＯないしＡｎ（ｎ＝０．３．２・・・）・・・デコー
ダ１３のデコード出力線、ＢｏないしＢｎ・・・デコー
ダ１４のデコード出力線、ＰＢ・・・メモリ・カード用
基板。 特許出願人 ユーザヅク電子工業株式会社代理人弁理士
京 谷 四 部外１多 大 １ 図 大２図 大３図 大４図
ードを使用できる記憶＠置の従来例をボす図、第２図は
本発明の１実施例のブロック図、第３図は本発明で用い
られるメモリ・カード用基板ＰＨの要部の１実施例を示
す図、第４図は記偉容知−増設の例をボす図である。 １１・・・設定回路、】２・・・演ＩＸ器、】３と】４
・・・デコーダ、１５・・・２５６ＫＢのメモリ・カー
ド。 １６・・・１２８ＫＢのメモリ・カード、１７と１８・
・・ＡＮＤ回路、１９・・・ＯＲ回路、２０・・・差込
コネクタ、２１・・・バック・パネル上の受はコネクタ
。 ２２・・・バック・パネル、ＡＤＨ・・・アドレス・ノ
くス。 ＡＯないしＡｎ（ｎ＝０．３．２・・・）・・・デコー
ダ１３のデコード出力線、ＢｏないしＢｎ・・・デコー
ダ１４のデコード出力線、ＰＢ・・・メモリ・カード用
基板。 特許出願人 ユーザヅク電子工業株式会社代理人弁理士
京 谷 四 部外１多 大 １ 図 大２図 大３図 大４図
Claims (1)
- 複数の、メモリ・カード挿入場所をもつメモリ・カード
収容体の中に、２１の配憶容量をもつメモリ・カードＡ
又は２ｎ語の配憶容量をもつメモリ・カードＢ又はメモ
リ拳カードＡとメモリ・カードＢとを収容して作成され
る記憶装置において、アドレス−バス上におけるアドレ
ス情報の内の２ｍ以上の重みをもつビット部分から構成
されるアドレス情報部分をテ；−ドする第１のテコーダ
と、上記第１のテコーダから出力さｆる各テコード鮎果
を対応するメモリ・カード挿入場所に供給するテコード
出力線と、上記メモリ・カード収容体の中に挿入されて
いるメモリ吻カーＦＡの枚数がセットされる設定回路と
、上記アドレス・ノ（ス上のアドレス情報と上記設定回
路の内容Ｐとが入力され上記アドレス情報からＰ Ｘ
２”を減算した差が苓以上の場合には上記差にＰｘ２ｎ
を加’ｌｉ ｔ、たものを出力する演算器と、該演算器
の出力をテコードする第２６テコーダと、該第２のテコ
ーダから出力される各テコード結果を対応するメモ１ト
カード挿入場所に供給するテコード出力線とを設け、且
つメモ’＋３・カードＡに第１のテコーダのテコード結
釆のみを有効とする手段を設けると共に、メモリーカー
ドＢに第２のテコーダのテコード結果のみを有効とする
手段を設けたことを％徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175968A JPS5880177A (ja) | 1981-11-02 | 1981-11-02 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175968A JPS5880177A (ja) | 1981-11-02 | 1981-11-02 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880177A true JPS5880177A (ja) | 1983-05-14 |
| JPS6412036B2 JPS6412036B2 (ja) | 1989-02-28 |
Family
ID=16005394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56175968A Granted JPS5880177A (ja) | 1981-11-02 | 1981-11-02 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880177A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220441A (ja) * | 1984-04-16 | 1985-11-05 | Nec Corp | 記憶制御方式 |
| JPS60229152A (ja) * | 1984-04-27 | 1985-11-14 | Omron Tateisi Electronics Co | メモリ装置 |
| JPS60233751A (ja) * | 1984-05-04 | 1985-11-20 | Omron Tateisi Electronics Co | アドレスデコ−ド回路 |
-
1981
- 1981-11-02 JP JP56175968A patent/JPS5880177A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220441A (ja) * | 1984-04-16 | 1985-11-05 | Nec Corp | 記憶制御方式 |
| JPS60229152A (ja) * | 1984-04-27 | 1985-11-14 | Omron Tateisi Electronics Co | メモリ装置 |
| JPS60233751A (ja) * | 1984-05-04 | 1985-11-20 | Omron Tateisi Electronics Co | アドレスデコ−ド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412036B2 (ja) | 1989-02-28 |
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