JPS62180585A - チツプセレクト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はＩＣメモリなどのチップセレクトを行なうチ
ップセレクト信号を出力するチップセレクト回路に関す
る。

［従来の技術〕 従来、チップセレクト回路としては中央処理装置（以下
、ＣＰＬＪと称する。）からのアドレス・バスを入力と
し、複数のチップセレクト信号Ｃ８＋＋　ｏ　”Ｃ８ａ
　ｓ　、Ｃ８ｔ　ｏ　−Ｃ８ｔ　３、Ｃ８２０−Ｃ８２
３をそれぞれ出力するアドレスデコーダ１１．１２．１
３を設け、その各アドレスデコーダ１１．１２．１３か
らのチップセレクト信号０８０　ａ　−Ｃ３ｏ　ａ　、
Ｃ３ｔ　ａ　〜Ｃ８ｔ　３、Ｃ８２０〜Ｃ８２３をジャ
ンパースイッチ２里、２２．２３を使用して選択し最終
的にチップセレクト信号Ｃ８ａ、Ｃ８ｔ　、Ｃ３２とし
て出力するものが知られている。

［発明が解決しようとする問題点］ しかしながらこのようなものではチップのアドレスマツ
プを変更するにはスイッチ切換えを行なわなければなら
ず例えばＩＣ内部にこのチップセレクト回路を組込んだ
場合ジャンパースイッチの操作用のビンをＩＣ外部に出
さなければならず構成が複雑化するとともにコスト高と
なる問題があった。

この発明はこのような問題を解決するために為されたも
ので、チップセレクト信号の選択をソフトウェアによっ
てでき、従ってＩＣ内部に組込んでも構成が複雑化する
などの問題は全く生じないチップセレクト回路を提供す
ることを目的とする。

［問題点を解決するための手段］ この発明は中央処理装置からのアドレス・バスを入力と
し、複数のチップセレクト信号を出力するアドレスデコ
ーダと、中央処理装置からデータを入力され信号セレク
ト用信号を出力するＩ／Ｏボートと、このＩ／Ｏボート
から信号セレクト用信号を入力されアドレスデコーダか
ら入力される各チップセレクト信号を選択して出力する
多入力１出力セレクタとからなり、セレクタから最終的
なチップセレクト信号を出力するものである。

［作用］ このような構成の本発明においては、中央処理装置から
のアドレスデータによりアドレスデコーダから複数のチ
ップセレクト信号を出力して他人力１出力セレクタに入
力し、中央処理装置からのデータによりＩ／Ｏボートか
らセレクタに信号セレクト用信号を供給し、その信号に
よりセレクタが出力するチップセレクト信号を決める。

［実施例］ 以下、この発明の一実施例を図面を参照して説明する。

１１は中央処理装置（以下、ＣＰＵと称する。）で、こ
のＣＰＵ１１にデータ・バス１２及びアドレス・バス１
３を介してＲＯＭ（リード・オンリー・メモリ）１４及
び３個のＲＡＭ　（ランダム・アクセス・メモリ）１５
，１６．１７を接続している。前記ＲＯＭ１４には前記
ＣＰＵ１１が各部をｉｌｌ　ｍするためのプログラムデ
ータ等が格納されている。前記各ＲＡＭ１５．１６．１
７はそれぞれメモリチップで、データ処理のための各種
メモリが構成される。

前記ＣＰＵ１１にアドレス・バス１３を介して３個のア
ドレス・デコーダ１８，１９．２０が接続されている。

前記アドレス・デコーダ１８は前記ＣＰＵ１１からのア
ドレスデータによりセレクタ２１にチップセレクト信号
Ｃ３ａａ％Ｃ８ａ　ｔ、Ｃ８ｏ　２　、Ｃ８ａ　３を供
給し、前記アドレス・デコーダ１９は前記ＣＰｔＪ１１
からのアドレスデータによりセレクタ２２にチップセレ
クト信号Ｃ８ｓ　ｎ　、Ｃ８ｔ　１　、Ｃ８Ｉ　２　、
Ｃ８ｔ　３を供給し、前記アドレス・デコーダ２０は前
記ＣＰＵＩＩからのアドレスデータによりセレクタ２３
にチップセレクト信号Ｃ８２０、Ｃ８２１、Ｃ８２２、
Ｃ８２３を供給している。

前記ｃｐｕｉｉのＩ／Ｏ出力端子にＩ／Ｏボート２４を
接続している。このＩ／Ｏボート２４はＣＰＬＪｌｌか
らのＩ／Ｏ出力により２ビツトの信号セレクト用信号ｂ
ｉｔ　１）　、　ｂｉｔ　１を出力し前記各セレクタ２
１．２２．２３にセレクト入力として供給している。

前記各セレクタ２１．２２．２３は前記１／Ｏボート２
４からの信号セレクト用信号ｂｉｔ　Ｇ、ｂ目１により
それぞれアドレス・デコーダ１８゜１９．２０から入力
されるチップセレクト信号Ｃ８ａ　ｒｒ　、Ｃ８Ｏｔ　
、Ｃ８Ｏ２、Ｃ８ｏ　３、Ｃ８１ｏ　　、Ｃ８１ｓ　　
、Ｃ８ｔ　　２　　、Ｃ３ｔ　　３　　、Ｃ８２＋１　
、Ｃ５２ｔ　、Ｃ８２２、Ｃ８２３を選択処理し最終的
なチップセレクト信号Ｃ８ｏ　。

Ｃ８ｌ、Ｃ３２として出力し、前記各ＲＡＭ１５゜１６
．１７にそれぞれ供給している。

前記ＣＰＵ１１は各ＲＡＭ１５．１６．１７のチップセ
レクトを行なう場合は第２図に示す処理を行なう。なお
この処理ではＲＡＭ１５．１６゜１７の容量として２に
バイト、４にバイト、８にバイト、１６にバイトのいず
れかが接続されると仮定して述べる。先ずリセット動作
によってＩ／Ｏボート２４の出力を「０」とする。すな
わち、ｂｉｔ　ａ−０１ｂｉｔ　１　＝Ｏとする。これ
によりセレクタ２１．２２．２３から各ＲＡＭ１５．１
６゜１７に供給されるチップセレクト信号Ｃ８ｎ　。

Ｃ８ｌ　、　　Ｃ８２はＣ８ＯＯ、Ｃ８ｔ　　ａ　　、
　　Ｃ８２０となり、例えば第３図の（ｄ）に示すよう
にＲＡＭ１５．１６．１７の容量が１６にバイトとした
ときのアドレスマツプに対応するチップセレクト状態と
なる。そしてリセットが解除されると次にＩ／Ｏポート
２４から出力されるデータＡを「１」とする。すなわち
ｂ＋ｔ口＝１、ｂｉｔｔ＝０とする。次にＩ／Ｏボート
２４の出力がｒＯＪのときにおけるチップセレクト信号
Ｃ８ａの最終アドレスにあるデータを書込むと仮定する
。すなわちアドレス３ＦＦＦＨにデータを書込むと仮定
する。次にＩ／Ｏボート２４の出力がｒＡ−ＩＪのとき
におけるチップセレクト信号Ｃ８ａの最終アドレスから
データを読込む。すなわち第３図の（Ｃ）に示すように
ＲＡＭ１５．１６．１７の容量が８にバイトとしたとき
のアドレスマツプにおいてチップセレクト信号Ｃ８ａ　
＝Ｃ８ｏ　ｔにより指定される最終アドレス１ＦＦＦＨ
からデータを読込む。そして先に書込んだデータのパタ
ーンと今読込んだデータのパターンが同じか否かをチェ
ックする。例えば接続されている実際のＲＡＭ１５．１
６．１７が１６にであればこのデータ比較は否となる。

また８にであればこのデータ比較は一致していると判断
する。そしてデータ比較が否であればＡ−１、すなわち
Ｉ／Ｏボート２４からの出力をＡ＝Ｏ１すなわち１６に
バイトのアドレスマツプに対応したチップセレクト信号
が選択されるよう信号セレクト信号をｂｉｔ（１＝Ｏ１
ｂｉｔ　１−〇と決定する。

またデータが一致していると判断したときは次にＡ−３
になっているか否かをチェックする。今はＡ−１である
ため否となり、Ａ−Ａ＋１　、すなわち２とする。そし
てＩ／Ｏボート２４の出力がｒＡ−２Ｊのときにおける
チップセレクト信号Ｃ８ａの最終アドレスからデータを
読込む。すなわち第３図の（ｂ）に示すようにＲＡＭ１
５゜１６．１７の容量が４にバイトとしたときのアドレ
スマツプにおいてチップセレクト信号Ｃ８ａ　−Ｃ８ａ
　２により指定される最終アドレス０ＦＦＦＨからデー
タを読込む。そして先に書込んだデータのパターンと今
読込んだデータのパターンが同じか否かをチェックする
。ＲＡＭ１５．１６゜１７として８にバイトのものが接
続されていればこれは当然否となり、従ってＡ−Ａ−１
、すなわちＩ／Ｏボート２４からの出力をＡ−１、すな
わち８にバイトのアドレスマツプに対応したチップセレ
クト信号が選択されるよう信号セレクト信号をｂｉｔｌ
−１、ｂｉｔｌ　＝Ｏと決定する。

またこのとき実際に接続されているＲＡＭ１５゜１６．
１７が４バイトであればこのときにはデータ比較は一致
していると判断する。そして次にＡ−３になっているか
否かをチェックする。今はＡ＝２であるため否となり、
Ａ−Ａ＋　１　、すなわち３とする。そしてＩ／Ｏボー
ト２４の出力が「八−３」のときにおけるチップセレク
ト信号Ｃ３ａの最終アドレスからデータを読込む。すな
わち第３図の（ａ）に示すようにＲＡＭ１５，１６．１
７の容量が２にバイトとしたときのアドレスマツプ敲お
いてチップセレクト信号Ｃ８ｏ　＝Ｃ８ａ　３により指
定される最終アドレス０３ＦＦＨからデータを読込む。

そして先に書込んだデータのパターンと今読込んだデー
タのパターンが同じか否かをチェックする。ＲＡＭ１５
．１６．１７として４にバイトのものが接続されていれ
ばこれは当然否となり、従ってＡ−Ａ−１、すなわちＩ
／Ｏボート２４からの出力をＡ−２、すなわち４にバイ
トのアドレスマツプに対応したチップセレクト信号が選
択されるよう信号セレクト信号をｂｉｔｌ　−０、ｂｉ
ｔ　１−１と決定する。

またこのとき実際に接続されているＲＡＭ１５゜１６．
１７が２バイトであればこのときにはデータ比較は一致
していると判断する。そして次に八−３になっているか
否かをチェックする。今は八−３となっているのでＩ／
Ｏボート２４の出力をＡ＝３、すなわち２にバイトのア
ドレスマツプに対応したチップセレクト信号が選択され
るよう信号セレクト信号をｂｉｔ　６−１、ｂｉｔ　ｔ
　−１と決定する。

このような構成の本発明実施例においてはＲＡＭ１５．
１６．１７として２にバイト、４にバイト、８にバイト
、１６にバイトのいずれが接続されてもそのアドレスマ
ツプに対応するチップセレクト信号Ｃ８口、Ｏ８１、Ｃ
８２をソフトウェアによって決定することができる。従
ってこのチップセレクト回路をＩＣ内部に組込んでも構
成的には何等変更することなくチップセレクト信号の変
更ができる。すなわち従来のようにチップセレクト信号
が変更できるようにスイッチ操作用のビンをＩＣの外部
に出すような複雑な構成は全く必要ない。

以上この実施例はチップとしてＲＡＭを接続した場合に
ついて述べたが必ずしもこれに限定されるものではなく
、チップとしてＲＯＭを接続した場合にも適用できる。

この場合のｃｐｕｉｉの処理は第４図に示すようになる
。すなわちリセットにより先ずＩ／Ｏボート２４の出力
をｒＯＪとする。そしてリセットが解除されると接続さ
れているＲＯＭのあるアドレスに書込まれているデータ
ｒＡＪを読み出す。そしてＩ／Ｏボート２４の出力をそ
のデータｒＡＪに設定する。これはＲＯＭの場合はすで
にデータが格納されているため信号セレクト用信号を決
めるデータが格納されているアドレスを指定してデータ
を読み出すのみでよい。

この場合においてもチップセレクト信号をソフトウェア
によって決定できるので前記実施例と同様の効果が得ら
れるものである。

［発明の効果］ 以上詳述したようにこの発明によれば、チップセレクト
信号の選択をソフトウェアによってでき、従ってＩＣ内
部に組込んでも構成が複雑化するなどの問題は全く生じ
ないチップセレクト回路を提供できるものである。

【図面の簡単な説明】

第１図〜第３図はこの発明の一実施例を示すもので、第
１図は回路構成を示すブロック図、第２図はＣＰＵによ
るチップセレクト処理を示す流れ図、第３図はＲＡＭが
２にバイト、４にバイト、８にバイト、１６にバイトの
ときのアドレスマツフを示す図、第４図はこの発明の他
の実施例におけるＣＰＵによるチップセレクト処理を示
す流れ図、第５図は従来例を示す回路図である。 １１・・・中央処理装［（ＣＰＵ）、１３・・・アドレ
ス・バス、１５．１６．１７・・・ＲＡＭ　（ランダム
・アクセス・メモリ）、１８．１９．２０・・・アドレ
スデコーダ、２１．２２．２３・・・多大力１出力セレ
クタ、２４・・・Ｉ／Ｏボート。 出願人代理人　弁理士　鈴江武彦 荀　４　図 第　５　図

Claims (1)

【特許請求の範囲】
1. 中央処理装置からのアドレス・バスを入力とし複数のチ
   ップセレクト信号を出力するアドレスデコーダと、前記
   中央処理装置からデータを入力され信号セレクト用信号
   を出力するＩ／Ｏポートと、このＩ／Ｏポートから信号
   セレクト用信号を入力され前記アドレスデコーダから入
   力される各チップセレクト信号を選択して出力する多入
   力１出力セレクタとからなり、前記セレクタから最終的
   なチップセレクト信号を出力することを特徴とするチッ
   プセレクト回路。