JPH01136255A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主記憶装置に格納される命令語をアクセス
する際に論理命令アドレスから物理命令アドレスに変換
するアドレス変換装置に関するものである。

〔従来の技術〕

第２図は従来のアドレス変換装置を示すブロック図であ
る。図において、ｌは分岐命令等に対応して命令アドレ
スを計算する論理アドレス計算制御部（ＬＡＣＡＬ）　
、２はアクセスした命令バイト数に応じて命令アドレス
を更新する論理アドレス更新制御回路（ＩＮＣＬ）　、
３はＬＡＣＡＬ　１かＩＮＣＬ２のいずれかのデータを
選択する論理アドレスセレクタ（ＳＥＬＬ）　、４は論
理命令アドレスを保持する論理命令アドレスレジスタ（
ＬＩＡＲ）、５はＬＩＡＲ４の出力アドレスを変換する
アドレス変換回路（ＡＴＲＮ）　、６は物理命令アドレ
スを保持する物理命令アドレスレジスタ（ＰＩＡＲ）、
７は命令語を格納する主記憶装置（ＭＭＵ）である。

次に動作について説明する。

（Ｓｔ）　、まずＬＡＣＡＬ　１で計算された論理命令
アドレスは５ＥＬＬ３を介してＬＩＡＲ４にセットされ
る。

（Ｓ２）　、Ｌ　ＩＡＲ４にセットされた論理命令アド
レスはＡＴＲＮ５によって、物理命令アドレスに変換さ
れ、ＰＩＡＲ６にセットされる。

（Ｓ３）　、Ｐ　ＩＡＲ６にセントされた物理命令アド
レスに従い、ＭＭＵ７より命令語をアクセスする。

（Ｓ４）　、ＩＮＣＬ２はアクセスする命令バイト数に
従ってＬＩＡＲ４の内容を更新する。

（Ｓ５）　、データ処理部（図示しない）からの命令語
アクセスの要求が発生すると、（Ｓ２）〜（Ｓ４）の処
理を繰り返す。

ここで分岐命令等で実行シーケンスが変更された時はＬ
ＡＣＡＬ　１で計算された論理命令アドレスをＬＩＡＲ
４にセットし、実行シーケンスが変更されない時はＩＮ
ＣＬ２によってＬＩＡＲ４の内容を更新するように５Ｅ
ＬＬ３を制御する。

〔発明が解決しようとする問題点〕

従来のアドレス変換装置は以上の様に構成されているの
で、主記憶装置に対して命令語をアクセスする都度必ず
論理命令アドレスに対するアドレス変換処理を必要とし
、命令語アクセスのアクセスタイムが低下する問題点が
あった。

この発明は上記の様な問題点を解消する為になされたも
ので、命令語のアクセスに対し、アドレス変換処理の要
否を判定し、アドレス変換処理不要のときは直接物理命
令アドレスレジスタを更新する様にして論理命令アドレ
スに対するアドレス変換処理を必要最低限に押さえ、命
令語アクセスのアクセスタイムを向上させることを目的
としている。

〔問題点を解決するための手段〕

この発明にかかるアドレス変換装置は物理命令アドレス
レジスタ６を更新する物理アドレス更新制御回路８と、
アドレス変換回路５から出力される物理命令アドレスを
物理命令アドレスレジスタ６に格納するかあるいは上記
物理アドレス更新制御回路８によって物理命令アドレス
レジスタの更新を行うかの選択を行う物理アドレスセレ
クタ１０とを備えたことを特徴とするものである。

〔作用〕

主記憶装置７に対する命令語のアクセスが行われた後、
物理命令アドレスを直接更新できる時は物理アドレス更
新制御回路８によって物理命令アドレスレジスタ６の更
新を行う。

また直接物理命令アドレスの更新ができない時は、アド
レス変換回路５によって変換された物理命令アドレスを
物理命令アドレスレジスタ６にセットする。この選択は
物理アドレスセレクタ１０を切り換えることによって行
う。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

なお、従来技術と同一の構成要素については同一番号を
付してその説明を省略する。尚、この実施例では２４ビ
ツトで構成される論理アドレスに対し、下位１２ビツト
は、アドレス変換対象外で上位１２ビツトに対してのみ
アドレス変換が行われる場合を例にとって説明する。

第１図はこの発明に係るアドレス変換装置を示すブロッ
ク図で、図において、８はアクセスした命令バイト数に
応じてＰＩＡＲ６に保持される物理命令アドレスを更新
し、物理命令アドレスの下位１２ビツトからのキャリー
が上位アドレスビットに伝播するか否かを判定する機能
をも合わせ持つ物理アドレス更新制御回路（ＩＮＣＰ）
　、９はＩＮＣＰ８で物理命令アドレスの下位１２ビツ
トからのキャリーが上位アドレスビットに伝播するとき
に有意レベルになる信号（ＣＡＲＲＹ）、１０はＰＩＡ
Ｒ６にＡＴＲＮ５からの内容をセットするかＩＮＣＰ８
からの内容をセットするかを選択する物理アドレスセレ
クタ（Ｓ　Ｅ　Ｌ　Ｐ）である。

次に動作について説明する。　　゛ （Ｓｌ）　、まずＬＡＣＡＬ　１で計算された論理命令
アドレスは５ＥＬＬ３を介してＬＩＡＲ４にセットされ
る。

（Ｓ２）　、Ｌ　ＩＡＲ４にセットされた論理命令アド
レスはＡＴＲＮ５によって、物理命令アドレスに変換さ
れ、ＰＩＡＲ６にセットされる。

（Ｓ３）　、Ｐ　ＩＡＲ６にセットされた物理命令アド
レスに従い、ＭＭＵ７より命令語をアクセスする。

（Ｓ４）　、アクセスした命令バイト数に従いＬＩＡＲ
４はＩＮＣＬ２、ＰＩＡＲ６はＩＮＣＰ８により更新さ
れ、それぞれ５ＥＬＬ３．５ＥＬＰＩＯで選択され、Ｌ
ＩＡＲ４，ＰＩＡＲ６にセ・ノドされる。このとき、Ｉ
ＮＣＰ８からはＰＩＡＲ６の値を更新する事によって、
下位１２ビツトからのキャリーが上位アドレスビットに
伝播する場合、ＣＡＲＲＹ信号９を有意レベルにする。

（Ｓ５）　、ここにおいて、データ処理部から命令語の
アクセス要求が発生するとＣＡＲＲＹ信号９が調べられ
る。

そしてＣＡＲＲＹ信号９が無意レベルの時、ＩＮＣＰ８
によってＰＩＡＲ６の内容を直接更新する。また、ＣＡ
ＲＲＹ信号９が有意レベルの時は、アドレス変換回路５
によって変換された物理命令アドレスを５ＥＬＰ　Ｉ　
Ｏを介してＰＩＡＲ６にセットする。

なお、分岐命令等による命令実行シーケンスが変更され
た時は従来と同様の処理が行われる。

なお、上記実施例では、アドレスの下位１２ビツトから
のキャリーを判定する様にしたが、アドレス変換対象外
のビットからアドレス変換対象のビットへのキャリーを
判定するものであれば、特にビット位置を限定するもの
ではない。。

〔発明の効果〕

以上説明したようにこの発明は、物理命令アドレスレジ
スタを更新する物理アドレス更新制御回路と、アドレス
変換回路から出力される物理命令アドレスを上記物理命
令アドレスレジスタに格納するかあるいは上記物理アド
レス更新制御回路によって物理命令アドレスレジスタの
更新を行うかの選択を行う物理アドレスセレクタとを備
えたので、直接物理命令アドレスレジスタの更新を行う
ことができ、命令語のアクセスタイムが向上する効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すアドレス変換装置の
ブロック図、第２図は従来のアドレス変換装置のブロッ
ク図である。 １は論理アドレス計算制御部、２は論理アドレス更新制
御回路、３は論理アドレスセレクタ、４は論理命令アド
レスレジスタ、５はアドレス変換回路、６は物理命令ア
ドレスレジスタ、７は主記憶装置、８は物理アドレス更
新制御回路、１０は物理アドレスセレクタである。 尚、図中、同一符号は同−又は相当部分を示す。 代理人　　大　　岩　　増　　雄（ほか２名）す 第２目

Claims (1)

1. 【特許請求の範囲】 処理装置から出力される論理命令アドレスをアドレス変
   換回路によって物理命令アドレスに変換し、この変換し
   た物理命令アドレスを物理命令レジスタに格納して主記
   憶装置に対するアクセスを行うアドレス変換装置におい
   て、 上記物理命令アドレスレジスタを更新する物理アドレス
   更新制御回路と、上記アドレス変換回路から出力される
   物理命令アドレスを上記物理命令アドレスレジスタに格
   納するかあるいは上記物理アドレス更新制御回路によっ
   て物理命令アドレスレジスタの更新を行うかの選択を行
   う物理アドレスセレクタとを備えたことを特徴とするア
   ドレス変換装置。