JPH03233649A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH03233649A JPH03233649A JP2031157A JP3115790A JPH03233649A JP H03233649 A JPH03233649 A JP H03233649A JP 2031157 A JP2031157 A JP 2031157A JP 3115790 A JP3115790 A JP 3115790A JP H03233649 A JPH03233649 A JP H03233649A
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- JP
- Japan
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- cache
- output
- register
- address
- cache memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 81
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、キャッシュメモリに関するものである。
キャッシュメモリとは、ＣＰＵと外部メモリとの中間に
配置され、一般に外部メモリよりは容量は少ないが高速
である。したがって、使用頻度の高いデータをキャッシ
ュメモリに格納し、外部メモリの代わりにアクセスする
ようにすれば、メモリアクセスの時間を大幅に短縮でき
、実行性能が向上する。
配置され、一般に外部メモリよりは容量は少ないが高速
である。したがって、使用頻度の高いデータをキャッシ
ュメモリに格納し、外部メモリの代わりにアクセスする
ようにすれば、メモリアクセスの時間を大幅に短縮でき
、実行性能が向上する。
このようなキャッシュメモリの従来例を、プロセ・ノサ
で使用する他のメモリとの関係も含めて第２図に示す。
で使用する他のメモリとの関係も含めて第２図に示す。
第２図では、キャッシュ入力線２０１、キャッシュアド
レス線２０３およびキャッシュ出力！ｖ！２１３は、キ
ャッシュメモリ部２１０に接続されている。同様に、レ
ジスタ入力線２０８．レジスタアドレス！２０５および
レジスタ出力線２１４は、レジスタメモリ部２１１に接
続されている。
レス線２０３およびキャッシュ出力！ｖ！２１３は、キ
ャッシュメモリ部２１０に接続されている。同様に、レ
ジスタ入力線２０８．レジスタアドレス！２０５および
レジスタ出力線２１４は、レジスタメモリ部２１１に接
続されている。
キャッシュメモリ部２１０へのデータの入出力は、キャ
ッシュ入力線２０１およびキャッシュ出力線２１３をそ
れぞれ通して行われる。入力時のキャッシュメモリ部２
１０のアドレスはキャッシュアドレス線２０３を通じて
指定される。レジスタメモリ部２１１へのデータの入出
力およびアドレス指定も同様にレジスタ入力線２０８．
レジスタ出力線２１４およびレジスタアドレス線２０５
を通じて行われる。
ッシュ入力線２０１およびキャッシュ出力線２１３をそ
れぞれ通して行われる。入力時のキャッシュメモリ部２
１０のアドレスはキャッシュアドレス線２０３を通じて
指定される。レジスタメモリ部２１１へのデータの入出
力およびアドレス指定も同様にレジスタ入力線２０８．
レジスタ出力線２１４およびレジスタアドレス線２０５
を通じて行われる。
しかしながら、上記のような構成では、プロセッサ内部
のメモリ （レジスタメモリ部２１１）とキャッシュメ
モリ部２１０との動作はまったく独立である。したがっ
て、キャッシュが未使用状態時にはキャッシュメモリ部
２１０はまったく活用されない状態になり、メモリの使
用効率が低いという欠点があった。
のメモリ （レジスタメモリ部２１１）とキャッシュメ
モリ部２１０との動作はまったく独立である。したがっ
て、キャッシュが未使用状態時にはキャッシュメモリ部
２１０はまったく活用されない状態になり、メモリの使
用効率が低いという欠点があった。
この発明の目的は、プロセッサ全体のメモリの使用効率
を高めることができるキャッシュメモリを提供すること
である。
を高めることができるキャッシュメモリを提供すること
である。
この発明のキャッシュメモリは、入力部および出力部を
含むキャッシュメモリ部と、 外部からデータを設定可能なデータ設定手段と、レジス
タアドレスから前記データ設定手段の出力の減算を行う
減算回路と、 キャッシュ有効信号によって、キャッシュアドレスと前
記減算回路から送られる減算結果のどちらかをキャッシ
ュメモリ部に出力するアドレス選択回路と、 前記キャッシュ有効信号によって、キャッンユ入力デー
タとレジスタ入力データのどちらかを前記キャッシュメ
モリ部へ出力する入力データ選択回路と、 前記キャッシュメモリ部からの出力を、前記キャッシュ
有効信号によって、キャッシュ出力とレジスタ出力のど
ちらかに出力するキャッシュ出力選択回路とを備えてい
る。
含むキャッシュメモリ部と、 外部からデータを設定可能なデータ設定手段と、レジス
タアドレスから前記データ設定手段の出力の減算を行う
減算回路と、 キャッシュ有効信号によって、キャッシュアドレスと前
記減算回路から送られる減算結果のどちらかをキャッシ
ュメモリ部に出力するアドレス選択回路と、 前記キャッシュ有効信号によって、キャッンユ入力デー
タとレジスタ入力データのどちらかを前記キャッシュメ
モリ部へ出力する入力データ選択回路と、 前記キャッシュメモリ部からの出力を、前記キャッシュ
有効信号によって、キャッシュ出力とレジスタ出力のど
ちらかに出力するキャッシュ出力選択回路とを備えてい
る。
この発明の構成によれば、キャンシュメモリ部をキャッ
シュとして使用するときは、キャッシュ有効信号線から
アドレス選択回路、入力データ選択回路およびキャッシ
ュ出力選択回路へキヤ・７シユがを効であることを示す
信号を与える。この結果、キャッシュアドレス線上のキ
ャッシュアドレスがアドレス選択回路を通してキャッシ
ュメモリ部へ与えられ、またキャッシュ入力線上のキャ
ッシュ入力が入力データ選択回路を通してキャッシュメ
モリ部へ与えられ、さらにキャッシュメモリ部の出力が
キャッシュ出力選択回路を通してキャッシュ出力線へ送
られる。
シュとして使用するときは、キャッシュ有効信号線から
アドレス選択回路、入力データ選択回路およびキャッシ
ュ出力選択回路へキヤ・７シユがを効であることを示す
信号を与える。この結果、キャッシュアドレス線上のキ
ャッシュアドレスがアドレス選択回路を通してキャッシ
ュメモリ部へ与えられ、またキャッシュ入力線上のキャ
ッシュ入力が入力データ選択回路を通してキャッシュメ
モリ部へ与えられ、さらにキャッシュメモリ部の出力が
キャッシュ出力選択回路を通してキャッシュ出力線へ送
られる。
一方、キャッシュメモリ部をキャッシュとして使用しな
いときは、キャッシュ有効信号線からアドレス選択回路
、入力データ選択回路およびキャッシュ出力選択回路へ
キャッシュが無効であることを示す信号を与える。この
結果、レジスタアドレス線上のレジスタアドレスからデ
ータ設定手段の設定データを減算回路で減算してなるア
ドレスがアドレス選択回路を通してキャッシュメモリ部
に与えられ、またレジスタ入力線上のレジスタ入力がキ
ャッシュメモリ部へ与えられ、さらにキャッシュメモリ
部の出力がキャッシュ出力選択回路を通してレジスタ出
力線へ送られる。
いときは、キャッシュ有効信号線からアドレス選択回路
、入力データ選択回路およびキャッシュ出力選択回路へ
キャッシュが無効であることを示す信号を与える。この
結果、レジスタアドレス線上のレジスタアドレスからデ
ータ設定手段の設定データを減算回路で減算してなるア
ドレスがアドレス選択回路を通してキャッシュメモリ部
に与えられ、またレジスタ入力線上のレジスタ入力がキ
ャッシュメモリ部へ与えられ、さらにキャッシュメモリ
部の出力がキャッシュ出力選択回路を通してレジスタ出
力線へ送られる。
キャッシュメモリ部へレジスタ入力を格納する際に、レ
ジスタ入力線にのせるアドレスはレジスタメモリ部のア
ドレスと同系列のアドレス（レジスタメモリ部の最大ア
ドレスより大きい値に設定される）を与えることにより
、キャッシュメモリ部が増設レジスタとして使用可能と
なる。なお、減算回路はレジスタアドレスをキャッシュ
メモリ部のアドレスに変換する作用することになる。
ジスタ入力線にのせるアドレスはレジスタメモリ部のア
ドレスと同系列のアドレス（レジスタメモリ部の最大ア
ドレスより大きい値に設定される）を与えることにより
、キャッシュメモリ部が増設レジスタとして使用可能と
なる。なお、減算回路はレジスタアドレスをキャッシュ
メモリ部のアドレスに変換する作用することになる。
以上のように、キャッシュメモリ部を増設レジスタとし
ても使用可能とすることにより、プロセッサ全体のメモ
リの使用効率を高めることが可能となる。
ても使用可能とすることにより、プロセッサ全体のメモ
リの使用効率を高めることが可能となる。
この発明の一実施例のキャッシュメモリの構成概略図を
第１図に示す、第１図において、入力デ−夕選択回路１
０９には、キャッシュ入力線１０１． レジスタ入力
線１０８およびキャッシュ有効信号線１０２が接続され
ており、その出力はキャッシュメモリ部１１０に接続さ
れている。キャッシュメモリ部１１０には、アドレス選
択回路１０７の出力が接続されており、その出力は、キ
ャッシュ出力選択回路１１２へ接続されている。
第１図に示す、第１図において、入力デ−夕選択回路１
０９には、キャッシュ入力線１０１． レジスタ入力
線１０８およびキャッシュ有効信号線１０２が接続され
ており、その出力はキャッシュメモリ部１１０に接続さ
れている。キャッシュメモリ部１１０には、アドレス選
択回路１０７の出力が接続されており、その出力は、キ
ャッシュ出力選択回路１１２へ接続されている。
キャッシュ出力選択回路１１２へはキャッシュ有効信号
線１０２が接続されており、出力はキャッシュ出力線１
１３およびレジスタ出力線１１４に接続している。′＄
ｉ算回路１０６は、データ設定手段１０４からの出力と
レジスタアドレス線１０５とに接続されており、その出
力はアドレス選択回路１０７に接続されている。アドレ
ス選択回路１０７は、キャッシュアドレスｍ１０３に接
続されている。
線１０２が接続されており、出力はキャッシュ出力線１
１３およびレジスタ出力線１１４に接続している。′＄
ｉ算回路１０６は、データ設定手段１０４からの出力と
レジスタアドレス線１０５とに接続されており、その出
力はアドレス選択回路１０７に接続されている。アドレ
ス選択回路１０７は、キャッシュアドレスｍ１０３に接
続されている。
レジスタメモリ部１１１は、レジスタアドレス線１０５
およびレジスタ入力［１０８に接続されており、その出
力はレジスタ出力″ｍ１１４に接続されている。
およびレジスタ入力［１０８に接続されており、その出
力はレジスタ出力″ｍ１１４に接続されている。
以上のように構成されたこの実施例のキャッシュメモリ
について、以下その動作を説明する。
について、以下その動作を説明する。
キャッシュ有効信号線１０２は、キャッシュメモリが有
効か無効かを示す信号を入力データ選択回路１０９．ア
ドレス選択回路１０７およびキャッシュ出力選択回路１
１２のそれぞれに送る。
効か無効かを示す信号を入力データ選択回路１０９．ア
ドレス選択回路１０７およびキャッシュ出力選択回路１
１２のそれぞれに送る。
ここで、キャッシュメモリが有効である信号を上記各回
路に送ると、入力データ選択回路１０９およびアドレス
選択回路１０７は、キャッシュ入力線１０１およびキャ
ッシュアドレス！１０３のそれぞれからきたデータを選
択し出力する。また、キャッシュ出力選択回路１１２は
、キャッシュメモリ部１１０からきたデータをキャッシ
ュ出力線１１３の方に出力する。
路に送ると、入力データ選択回路１０９およびアドレス
選択回路１０７は、キャッシュ入力線１０１およびキャ
ッシュアドレス！１０３のそれぞれからきたデータを選
択し出力する。また、キャッシュ出力選択回路１１２は
、キャッシュメモリ部１１０からきたデータをキャッシ
ュ出力線１１３の方に出力する。
以上によってキャッシュメモリ部１１０はキャッシュと
して動作する。
して動作する。
また前記動作とは逆のキャッシュメモリが無効である信
号を前記の各回路に送ると、入力データ選択回路１０９
およびアドレス選択回路１０７は、レジスタ入力線１０
８および減算回路１０６からの出力のそれぞれからきた
データを選択し、出力する。また、キャッシュ出力選択
回路１１２は、キャッシュメモリ部１１０からきたデー
タをレジスタ出力線１１４の方に出力する。アドレス選
択回路１０７が選択する信号は、レジスタアドレス線１
０５からくるアドレスデータから、予めレジスタメモリ
部１１１の大きさを設定されているデータ設定手段１０
４からのデータを減算回路１０６が減算を行った結果で
ある。その値をアドレスとして取り込み、入出力を行う
ことにより、キャッシュメモリ部１１０は、キャッシュ
として使用しない場合にもレジスタの一部として使用す
ることができる。
号を前記の各回路に送ると、入力データ選択回路１０９
およびアドレス選択回路１０７は、レジスタ入力線１０
８および減算回路１０６からの出力のそれぞれからきた
データを選択し、出力する。また、キャッシュ出力選択
回路１１２は、キャッシュメモリ部１１０からきたデー
タをレジスタ出力線１１４の方に出力する。アドレス選
択回路１０７が選択する信号は、レジスタアドレス線１
０５からくるアドレスデータから、予めレジスタメモリ
部１１１の大きさを設定されているデータ設定手段１０
４からのデータを減算回路１０６が減算を行った結果で
ある。その値をアドレスとして取り込み、入出力を行う
ことにより、キャッシュメモリ部１１０は、キャッシュ
として使用しない場合にもレジスタの一部として使用す
ることができる。
なお、レジスタメモリ部１１１の動作は従来例と同様で
ある。
ある。
以上により、この実施例によれば、アドレス選択回路１
０７．入力データ選択回路１０９およびキャッシュ出力
選択回路１０９を設け、またアドレスとしてレジスタメ
モリ部１１１の延長上に位置する値を設定することによ
ってキャッシュメモリ部１１０をキャッシュとして使用
していないときは増設レジスタとして使用することが可
能となり、プロセッサ全体のメモリの使用効率を高める
ことができる。
０７．入力データ選択回路１０９およびキャッシュ出力
選択回路１０９を設け、またアドレスとしてレジスタメ
モリ部１１１の延長上に位置する値を設定することによ
ってキャッシュメモリ部１１０をキャッシュとして使用
していないときは増設レジスタとして使用することが可
能となり、プロセッサ全体のメモリの使用効率を高める
ことができる。
この発明のキャッシュメモリによれば、入出力データお
よびアドレスを切り替えるアドレス選択回路、入力デー
タ選択回路およびキャッシュ出力選択回路を設け、また
アドレスとしてレジスタメモリ部の延長上に位置する値
を設定することによってキャッシュメモリ部をキャッシ
ュとして使用していないときは増設レジスタとして使用
することが可能となり、プロセッサ内のメモリを有効に
活用することができ、メモリの使用効率を高めることが
できる。
よびアドレスを切り替えるアドレス選択回路、入力デー
タ選択回路およびキャッシュ出力選択回路を設け、また
アドレスとしてレジスタメモリ部の延長上に位置する値
を設定することによってキャッシュメモリ部をキャッシ
ュとして使用していないときは増設レジスタとして使用
することが可能となり、プロセッサ内のメモリを有効に
活用することができ、メモリの使用効率を高めることが
できる。
第１図はこの発明の一実施例におけるキャッシュメモリ
およびレジスタメモリの構成概略図、第２図は従来のキ
ャッシュメモリおよびレジスタメモリの構成概略図であ
る。 １０１・・・キャッシュ入ノＪＬ’Ａ、１０２−・・キ
ャッシュ有効信号線、１０３・・・キャッシュアドレス
線、１０４・・・データ設定手段、１０５・・・レジス
タアドレス線、１０６・・・減算回路、１０７・・・ア
ドレス選択回路、１０８・・・レジスタ入力線、１０９
・・・入力データ選択回路、１１０・・・キャッシュメ
モリ部、１１１・・・レジスタメモリ部、１１２・・・
キヤノンユ出力選択回路、１１３・・・キャッシュ出力
線、１１４・・・レジスタ出力線 ＥＰ薮中 第 ２ 図 レジスタ入力線 ０８ キャッシュ出力線 １３
およびレジスタメモリの構成概略図、第２図は従来のキ
ャッシュメモリおよびレジスタメモリの構成概略図であ
る。 １０１・・・キャッシュ入ノＪＬ’Ａ、１０２−・・キ
ャッシュ有効信号線、１０３・・・キャッシュアドレス
線、１０４・・・データ設定手段、１０５・・・レジス
タアドレス線、１０６・・・減算回路、１０７・・・ア
ドレス選択回路、１０８・・・レジスタ入力線、１０９
・・・入力データ選択回路、１１０・・・キャッシュメ
モリ部、１１１・・・レジスタメモリ部、１１２・・・
キヤノンユ出力選択回路、１１３・・・キャッシュ出力
線、１１４・・・レジスタ出力線 ＥＰ薮中 第 ２ 図 レジスタ入力線 ０８ キャッシュ出力線 １３
Claims (1)
- 【特許請求の範囲】 入力部および出力部を含むキャッシュメモリ部と、 外部からデータを設定可能なデータ設定手段と、レジス
タアドレスから前記データ設定手段の出力の減算を行う
減算回路と、 キャッシュ有効信号によって、キャッシュアドレスと前
記減算回路から送られる減算結果のどちらかを前記キャ
ッシュメモリ部に出力するアドレス選択回路と、 前記キャッシュ有効信号によって、キャッシュ入力デー
タとレジスタ入力データのどちらかを前記キャッシュメ
モリ部へ出力する入力データ選択回路と、 前記キャッシュメモリ部からの出力を、前記キャッシュ
有効信号によって、キャッシュ出力とレジスタ出力のど
ちらかに出力するキャッシュ出力選択回路とを備えたキ
ャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031157A JPH03233649A (ja) | 1990-02-08 | 1990-02-08 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031157A JPH03233649A (ja) | 1990-02-08 | 1990-02-08 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03233649A true JPH03233649A (ja) | 1991-10-17 |
Family
ID=12323610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031157A Pending JPH03233649A (ja) | 1990-02-08 | 1990-02-08 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03233649A (ja) |
-
1990
- 1990-02-08 JP JP2031157A patent/JPH03233649A/ja active Pending
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