JPH09269915A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH09269915A JPH09269915A JP8103520A JP10352096A JPH09269915A JP H09269915 A JPH09269915 A JP H09269915A JP 8103520 A JP8103520 A JP 8103520A JP 10352096 A JP10352096 A JP 10352096A JP H09269915 A JPH09269915 A JP H09269915A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- initialization
- cache memory
- microprocessor
- valid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 メインメモリ及びキャッシュメモリが接続さ
れるマイクロプロセッサにおいて、キャッシュメモリを
初期化する際、メインメモリのアクセス回数が大きく、
従って、キャッシュメモリの初期化処理時間が増大して
いた。 【解決手段】 メインメモリ２及びキャッシュメモリ３
が接続されるマイクロプロセッサ１’において、メイン
メモリ２のキャッシュメモリ３の初期化ルーチンを格納
する初期化メモリ１２を内蔵せしめる。制御レジスタ１
３は初期化メモリ１２の有効／無効ビットＶ及びブロッ
クサイズＢＮを記憶する。制御部１１、ゲート回路１
４、１５は、Ｖ＝“０”（無効）のときにメインメモリ
２を読出し制御し、Ｖ＝“１”（有効）のときに初期化
メモリ１２を読出し制御する。
れるマイクロプロセッサにおいて、キャッシュメモリを
初期化する際、メインメモリのアクセス回数が大きく、
従って、キャッシュメモリの初期化処理時間が増大して
いた。 【解決手段】 メインメモリ２及びキャッシュメモリ３
が接続されるマイクロプロセッサ１’において、メイン
メモリ２のキャッシュメモリ３の初期化ルーチンを格納
する初期化メモリ１２を内蔵せしめる。制御レジスタ１
３は初期化メモリ１２の有効／無効ビットＶ及びブロッ
クサイズＢＮを記憶する。制御部１１、ゲート回路１
４、１５は、Ｖ＝“０”（無効）のときにメインメモリ
２を読出し制御し、Ｖ＝“１”（有効）のときに初期化
メモリ１２を読出し制御する。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッ
サ、特に、メインメモリ及びキャッシュメモリが接続さ
れるマイクロプロセッサに関する。
サ、特に、メインメモリ及びキャッシュメモリが接続さ
れるマイクロプロセッサに関する。
【０００２】
【従来の技術】キャッシュメモリが接続されたマイクロ
プロセッサにおいて、電源投入直後のキャッシュメモリ
の内容が不定のために、キャッシュメモリを使用する前
にキャッシュメモリの初期化つまりキャッシュメモリの
状態ビットをたとえば“０”とする必要がある。
プロセッサにおいて、電源投入直後のキャッシュメモリ
の内容が不定のために、キャッシュメモリを使用する前
にキャッシュメモリの初期化つまりキャッシュメモリの
状態ビットをたとえば“０”とする必要がある。
【０００３】図３は従来のマイクロコンピュータシステ
ムを示すブロック回路図である。図３において、１はマ
イクロプロセッサ（ＣＰＵ）、２はアクセスタイムの大
きいメインメモリ（ＭＳＵ）、アクセスタイムの小さい
キャッシュメモリである。マイクロプロセッサ１の制御
部１１、メインメモリ２及びキャッシュメモリ３はバス
Ｂによって相互に接続され、メインメモリ２の読出し動
作は制御部１１のリードイネーブル信号Ｓ１によって制
御され、キャッシュメモリ３の書込み動作は制御部１１
のライトイネーブル信号Ｓ２によって制御される。ここ
で、キャッシュメモリ２の初期化ルーチンはメインメモ
リ３に格納されているものとする。
ムを示すブロック回路図である。図３において、１はマ
イクロプロセッサ（ＣＰＵ）、２はアクセスタイムの大
きいメインメモリ（ＭＳＵ）、アクセスタイムの小さい
キャッシュメモリである。マイクロプロセッサ１の制御
部１１、メインメモリ２及びキャッシュメモリ３はバス
Ｂによって相互に接続され、メインメモリ２の読出し動
作は制御部１１のリードイネーブル信号Ｓ１によって制
御され、キャッシュメモリ３の書込み動作は制御部１１
のライトイネーブル信号Ｓ２によって制御される。ここ
で、キャッシュメモリ２の初期化ルーチンはメインメモ
リ３に格納されているものとする。
【０００４】図４は図３のマイクロプロセッサ１の電源
投入時に動作する初期化ルーチンである。電源投入後
に、ステップ４０１において、キャッシュメモリ３を使
用するか否かを予め定められたポートの状態等により判
別する。この結果、キャッシュメモリ３を使用する場合
のみステップ４０２に進む。
投入時に動作する初期化ルーチンである。電源投入後
に、ステップ４０１において、キャッシュメモリ３を使
用するか否かを予め定められたポートの状態等により判
別する。この結果、キャッシュメモリ３を使用する場合
のみステップ４０２に進む。
【０００５】ステップ４０２では、アドレスＡＤＤをキ
ャッシュメモリ３の初期化開始アドレスＡＤＤＳとす
る。次に、ステップ４０３にてアドレスＡＤＤによりメ
インメモリ２の命令をフェッチしてキャッシュメモリ３
の初期化つまり状態ビットを“０”とする。この場合、
メインメモリ２のリードイネーブル信号Ｓ１を“１”と
し、キャッシュメモリ３のライトイネーブル信号Ｓ２を
“１”とする。そして、ステップ４０４、４０５により
初期化終了アドレスＡＤＤＥまでステップ４０３を繰返
す。しかる後に、通常動作に進む。
ャッシュメモリ３の初期化開始アドレスＡＤＤＳとす
る。次に、ステップ４０３にてアドレスＡＤＤによりメ
インメモリ２の命令をフェッチしてキャッシュメモリ３
の初期化つまり状態ビットを“０”とする。この場合、
メインメモリ２のリードイネーブル信号Ｓ１を“１”と
し、キャッシュメモリ３のライトイネーブル信号Ｓ２を
“１”とする。そして、ステップ４０４、４０５により
初期化終了アドレスＡＤＤＥまでステップ４０３を繰返
す。しかる後に、通常動作に進む。
【０００６】
【発明が解決しようとする課題】上述の従来のマイクロ
コンピュータシステムにおいては、キャッシュメモリ３
の初期化を行うために、初期化アドレスＡＤＤ毎にアク
セスタイムの大きいメインメモリ２をアクセスするの
で、そのアクセス回数が大きく、この結果、キャシュメ
モリ２の初期化処理時間が増大するという課題があっ
た。従って、本発明の目的は、メインメモリ及びキャッ
シュメモリが接続されるマイクロプロセッサのキャッシ
ュメモリの初期化処理時間を減少させることにある。
コンピュータシステムにおいては、キャッシュメモリ３
の初期化を行うために、初期化アドレスＡＤＤ毎にアク
セスタイムの大きいメインメモリ２をアクセスするの
で、そのアクセス回数が大きく、この結果、キャシュメ
モリ２の初期化処理時間が増大するという課題があっ
た。従って、本発明の目的は、メインメモリ及びキャッ
シュメモリが接続されるマイクロプロセッサのキャッシ
ュメモリの初期化処理時間を減少させることにある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、キャッシュメモリの初期化ルーチンを格
納するメモリをマイクロプロセッサ内に内蔵せしめたも
のである。すなわち、キャッシュメモリを初期化する際
には、初期化ルーチンをメインメモリからマイクロプロ
セッサ内のメモリに強制的にロードする。しかる後に、
マイクロプロセッサ内のメモリを用いてキャッシュメモ
リを初期化する。これにより、キャッシュメモリの初期
化に伴うメインメモリのアクセス回数が減少する。
めに本発明は、キャッシュメモリの初期化ルーチンを格
納するメモリをマイクロプロセッサ内に内蔵せしめたも
のである。すなわち、キャッシュメモリを初期化する際
には、初期化ルーチンをメインメモリからマイクロプロ
セッサ内のメモリに強制的にロードする。しかる後に、
マイクロプロセッサ内のメモリを用いてキャッシュメモ
リを初期化する。これにより、キャッシュメモリの初期
化に伴うメインメモリのアクセス回数が減少する。
【０００８】
【発明の実施の形態】図１は本発明に係るマイクロプロ
セッサの実施の形態を含むマイクロコンピュータシステ
ムを示すブロック回路図である。図１において、マイク
ロプロセッサ１’は、制御部１１に加えて、キャッシュ
メモリ３の初期化ルーチンを格納するためのアクセスタ
イムの小さい初期化メモリ（一種のキャッシュメモリ）
１２及び制御レジスタ１３を有する。この制御レジスタ
１３は、初期化メモリ１２が有効か無効かを示す有効／
無効ビットＶ及び初期化メモリ１２に格納される初期化
ルーチンのブロックサイズＢＮを格納するためのもので
ある。さらに、ゲート回路１４、１５は制御部１３のリ
ードイネーブル信号Ｓ１を制御レジスタ１３の有効／無
効ビットＶに応じてメインメモリ２及び初期化メモリ１
２に送出するためのものである。すなわち、Ｖ＝“０”
のときには、リードイネーブル信号Ｓ１はメインメモリ
２に送出され、他方、Ｖ＝“１”のときには、リードイ
ネーブル信号Ｓ１は初期化メモリ１２に送出される。ま
た、図１においても、キャッシュメモリ２の初期化ルー
チンはメインメモリ３に格納されているものとする。
セッサの実施の形態を含むマイクロコンピュータシステ
ムを示すブロック回路図である。図１において、マイク
ロプロセッサ１’は、制御部１１に加えて、キャッシュ
メモリ３の初期化ルーチンを格納するためのアクセスタ
イムの小さい初期化メモリ（一種のキャッシュメモリ）
１２及び制御レジスタ１３を有する。この制御レジスタ
１３は、初期化メモリ１２が有効か無効かを示す有効／
無効ビットＶ及び初期化メモリ１２に格納される初期化
ルーチンのブロックサイズＢＮを格納するためのもので
ある。さらに、ゲート回路１４、１５は制御部１３のリ
ードイネーブル信号Ｓ１を制御レジスタ１３の有効／無
効ビットＶに応じてメインメモリ２及び初期化メモリ１
２に送出するためのものである。すなわち、Ｖ＝“０”
のときには、リードイネーブル信号Ｓ１はメインメモリ
２に送出され、他方、Ｖ＝“１”のときには、リードイ
ネーブル信号Ｓ１は初期化メモリ１２に送出される。ま
た、図１においても、キャッシュメモリ２の初期化ルー
チンはメインメモリ３に格納されているものとする。
【０００９】図２は図１のマイクロプロセッサ１’の電
源投入時に動作する初期化ルーチンであって、図４のル
ーチンにステップ２０１〜２０４を付加したものであ
る。すなわち、電源投入後に、ステップ４０１におい
て、キャッシュメモリ３を使用するか否かを予め定めら
れたポートの状態等により判別する。この結果、キャッ
シュメモリ３を使用する場合のみステップ２０１に進
む。
源投入時に動作する初期化ルーチンであって、図４のル
ーチンにステップ２０１〜２０４を付加したものであ
る。すなわち、電源投入後に、ステップ４０１におい
て、キャッシュメモリ３を使用するか否かを予め定めら
れたポートの状態等により判別する。この結果、キャッ
シュメモリ３を使用する場合のみステップ２０１に進
む。
【００１０】ステップ２０１では、メインメモリ２に格
納されて初期化ルーチンのブロックサイズＢＮをメイン
メモリ２から読出して制御レジスタ１３のブロックサイ
ズＢＮにバスＢを介して設定する。この場合、リードイ
ネーブル信号Ｓ１を“１”とし、ゲート回路１４を介し
てメインメモリ２に送出される。
納されて初期化ルーチンのブロックサイズＢＮをメイン
メモリ２から読出して制御レジスタ１３のブロックサイ
ズＢＮにバスＢを介して設定する。この場合、リードイ
ネーブル信号Ｓ１を“１”とし、ゲート回路１４を介し
てメインメモリ２に送出される。
【００１１】次に、ステップ２０２にて、メインメモリ
２の初期化ルーチンをバスＢを介して初期化メモリ１２
に転送する。この場合、リードイネーブル信号Ｓ１及び
ライトイネーブル信号Ｓ３を“１”とする。次に、ステ
ップ２０３にて、制御レジスタ１３の有効／無効ビット
Ｖを“１”にする。この結果、ゲート回路１４がディセ
ーブルにされ、ゲート回路１５がイネーブルにされる。
２の初期化ルーチンをバスＢを介して初期化メモリ１２
に転送する。この場合、リードイネーブル信号Ｓ１及び
ライトイネーブル信号Ｓ３を“１”とする。次に、ステ
ップ２０３にて、制御レジスタ１３の有効／無効ビット
Ｖを“１”にする。この結果、ゲート回路１４がディセ
ーブルにされ、ゲート回路１５がイネーブルにされる。
【００１２】次に、ステップ４０２では、アドレスＡＤ
Ｄをキャッシュメモリ２の初期化開始アドレスＡＤＤＳ
とする。次に、ステップ４０３にてアドレスＡＤＤによ
り初期化メモリ１２の命令をフェッチしてキャッシュメ
モリ３の初期化つまり状態ビットを“０”とする。この
場合も、リードイネーブル信号Ｓ１を“１”とするが、
このリードイネーブル信号Ｓ１はゲート回路１５によっ
て初期化メモリ１２に送出される。また、キャッシュメ
モリ３のライトイネーブル信号Ｓ２を“１”とする。そ
して、ステップ４０４、４０５により初期化終了アドレ
スＡＤＤＥまでステップ４０３を繰返す。なお、初期化
終了アドレスＡＤＤＥは制御レジスタ１３のブロックサ
イズＢＮを用いて予め演算されているものとする。
Ｄをキャッシュメモリ２の初期化開始アドレスＡＤＤＳ
とする。次に、ステップ４０３にてアドレスＡＤＤによ
り初期化メモリ１２の命令をフェッチしてキャッシュメ
モリ３の初期化つまり状態ビットを“０”とする。この
場合も、リードイネーブル信号Ｓ１を“１”とするが、
このリードイネーブル信号Ｓ１はゲート回路１５によっ
て初期化メモリ１２に送出される。また、キャッシュメ
モリ３のライトイネーブル信号Ｓ２を“１”とする。そ
して、ステップ４０４、４０５により初期化終了アドレ
スＡＤＤＥまでステップ４０３を繰返す。なお、初期化
終了アドレスＡＤＤＥは制御レジスタ１３のブロックサ
イズＢＮを用いて予め演算されているものとする。
【００１３】初期化ルーチンを初期化終了アドレスＡＤ
ＤＥまで実行すると、ステップ２０４に進み、制御レジ
スタ１３の有効／無効ビットＶを“０”にする。この結
果、ゲート回路１４がイネーブルにされ、ゲート回路１
５がディセーブルにされる。しかる後に、通常動作に進
むが、キャッシュ初期化ルーチンの次のアドレスのフェ
ッチがゲート回路１４のイネーブル状態によりメインメ
モリ２に対して行われることになる。
ＤＥまで実行すると、ステップ２０４に進み、制御レジ
スタ１３の有効／無効ビットＶを“０”にする。この結
果、ゲート回路１４がイネーブルにされ、ゲート回路１
５がディセーブルにされる。しかる後に、通常動作に進
むが、キャッシュ初期化ルーチンの次のアドレスのフェ
ッチがゲート回路１４のイネーブル状態によりメインメ
モリ２に対して行われることになる。
【００１４】なお、上述の発明の実施の形態において
は、リードイネーブル信号Ｓ１のメインメモリ２、初期
化メモリ１２への切替をゲート回路１４、１５によって
行っているが、ソフトウエアによって行うこともでき
る。
は、リードイネーブル信号Ｓ１のメインメモリ２、初期
化メモリ１２への切替をゲート回路１４、１５によって
行っているが、ソフトウエアによって行うこともでき
る。
【００１５】
【発明の効果】以上説明したように本発明によれば、キ
ャッシュメモリの初期化をマイクロプロセッサ内蔵の初
期化メモリに格納された初期化ルーチンで行うので、メ
インメモリのアクセス回数を減少でき、従って、キャッ
シュメモリの初期化処理時間を減少できる。
ャッシュメモリの初期化をマイクロプロセッサ内蔵の初
期化メモリに格納された初期化ルーチンで行うので、メ
インメモリのアクセス回数を減少でき、従って、キャッ
シュメモリの初期化処理時間を減少できる。
【図１】本発明に係るマイクロプロセッサの実施の形態
を含むマイクロコンピュータシステムを示すブロック回
路図である。
を含むマイクロコンピュータシステムを示すブロック回
路図である。
【図２】図１のマイクロプロセッサの動作を示すフロー
チャートである。
チャートである。
【図３】従来のマイクロコンピュータシステムを示すブ
ロック回路図である。
ロック回路図である。
【図４】図３のマイクロプロセッサの動作を示すフロー
チャートである。
チャートである。
１、１’─マイクロプロセッサ ２─キャッシュメモリ ３─メインメモリ １１─制御部 １２─初期化メモリ １３─制御レジスタ １４、１５─ゲート回路
Claims (7)
- 【請求項１】 キャッシュメモリ（３）が接続されるマ
イクロプロセッサにおいて、 前記キャッシュメモリの初期化ルーチンを格納するため
の初期化メモリ（１２）を内蔵せしめたことを特徴とす
るマイクロプロセッサ。 - 【請求項２】 メインメモリ（２）及びキャッシュメモ
リ（３）が接続されるマイクロプロセッサにおいて、 前記メインメモリの任意のアドレスブロックを格納する
メモリ（１２）と、 該メモリの使用を制御する制御レジタス（１３）と、 該制御レジスタの内容に応じて前記メモリを制御する制
御手段（１１、１４、１５）とを具備することを特徴と
するマイクロプロセッサ。 - 【請求項３】 前記任意のアドレスブロックは前記キャ
ッシュメモリの初期化プログラムを格納する請求項２に
記載のマイクロプロセッサ。 - 【請求項４】 前記キャッシュメモリの初期化プログラ
ムが前記メモリに書込まれた後に該メモリの内容に応じ
て前記キャッシュメモリの初期化を行う請求項３に記載
のマイクロプロセッサ。 - 【請求項５】 キャッシュメモリ（３）及び該キャッシ
ュメモリの初期化ルーチンが格納されたメインメモリ
（２）に接続されるマイクロプロセッサにおいて、 前記初期化ルーチンを格納するための初期化メモリ（１
２）と、 該初期化メモリの有効／無効ビット（Ｖ）を記憶する制
御レジスタ（１３）と、 前記制御レジスタの有効／無効ビットに応じて前記メイ
ンメモリ及び前記初期化メモリのいずれかを読出す制御
手段（１１、１４、１５）とを具備することを特徴とす
るマイクロプロセッサ。 - 【請求項６】 前記制御手段は、 前記制御レジスタの有効／無効ビットが無効を示すとき
に初期化ルーチンを前記メインメモリから前記初期化メ
モリに転送する手段と、 前記制御レジスタの有効／無効ビットが有効を示すとき
に前記初期化メモリの内容を用いて前記キャッシュメモ
リを初期化する手段とを具備する請求項５に記載のマイ
クロプロセッサ。 - 【請求項７】 前記制御レジスタは前記初期化メモリの
有効ブロック数（ＢＮ）を記憶する請求項５に記載のマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103520A JPH09269915A (ja) | 1996-03-29 | 1996-03-29 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103520A JPH09269915A (ja) | 1996-03-29 | 1996-03-29 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09269915A true JPH09269915A (ja) | 1997-10-14 |
Family
ID=14356222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8103520A Pending JPH09269915A (ja) | 1996-03-29 | 1996-03-29 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09269915A (ja) |
-
1996
- 1996-03-29 JP JP8103520A patent/JPH09269915A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980922 |