JPH07219841A - Ｒｏｍデータ読込み制御装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、予め記憶されたデータをワード単位
かバイト単位で出力することが可能なＷ（ワード）／Ｂ
（バイト）切換え機能を有するＲＯＭからデータを読込
む際に使用されるＣＰＵ等のＲＯＭデータ読込み制御装
置において、ＲＯＭデータとして扱われるコードデータ
が奇数バイトデータか偶数バイトデータかに応じて、ワ
ード／バイト切換え機能を選択制御し、効率的なデータ
読込みを行なうことを目的とする。 【構成】ＣＰＵ１１のアドレス発生回路２１により出力
されるＲＯＭ１２に対するアドレス信号Ａ0 〜Ａ15が、
その最下位ビットＡ0 に基づき、奇数番地か偶数番地か
に応じて、Ｗ／Ｂ切換え制御回路２２からバイト切換え
制御信号“０”又はワード切換え制御信号“１”が出力
され、ＲＯＭデータのバイト読出しとワード読出しとが
切換え制御される構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、予め記憶されたデータ
をワード単位かバイト単位で出力することが可能なＷ
（ワード）／Ｂ（バイト）切換え機能を有するＲＯＭか
らデータを読込む際に使用されるＣＰＵ等のＲＯＭデー
タ読込み制御装置に関する。

【０００２】

【従来の技術】従来のＲＯＭにおいて、予め記憶された
データを、ワード単位で出力するかバイト単位で出力す
るか、Ｗ（ワード）／Ｂ（バイト）切換え可能なＲＯＭ
が考えられている。

【０００３】このＲＯＭは、Ｗ（ワード）／Ｂ（バイ
ト）切換え端子が“Ｌ”にセットされた状態で、バイト
（８ビット）構成のＲＯＭとなり、“Ｈ”にセットされ
た状態で、ワード（１６ビット）構成のＲＯＭとなるも
ので、前記バイト構成のＲＯＭとした場合、例えば１６
ビット（Ａ-1〜Ａn-1 ：ｎ＋１ビット）のアドレスが与
えられると、その内の上位１５ビット（Ａ0 〜Ａn-1 ：
ｎビット）でアドレスされる１ワード（１６ビット）の
データが指定され、最下位ビット（Ａn-1 ）のアドレス
が“０”か“１”かに応じて、下位８ビット及び上位８
ビットのバイトデータに分割され、１６ビットあるデー
タ線（Ｏ0 〜Ｏ15）の内の下位８ビットのデータ線（Ｏ
0 〜Ｏ7 ）から順次出力される。

【０００４】また、前記ワード構成のＲＯＭとした場
合、前記１５ビット（Ａ0 〜Ａn-1 ：ｎビット）でアド
レスされる１ワード（１６ビット）データが、前記１６
ビットのデータ線（Ｏ0 〜Ｏ15）から１度に出力され
る。

【０００５】このようなＷ／Ｂ切換え可能なＲＯＭを使
用する場合、従来のＲＯＭデータ読込み装置は、バイト
又はワード読込み専用のものとして構成されているの
で、該読込み装置として８ビットＣＰＵを利用した場合
には、前記ＲＯＭは常にバイト構成のＲＯＭとして使用
され、１６ビットＣＰＵを利用した場合には、常にワー
ド構成のＲＯＭとして使用される。従って、従来のＲＯ
Ｍデータ読込み装置では、前記Ｗ（ワード）／Ｂ（バイ
ト）の切換え機能が十分に発揮されない問題がある。

【０００６】

【発明が解決しようとする課題】すなわち、前記従来の
ＲＯＭをバイト構成のＲＯＭとして使用した場合には、
ＲＯＭデータは常に８ビットずつしか読込みが行なえな
いため、２バイト以上のコードデータを読込む際には、
該コードデータのバイト数に応じた読出し時間が掛かっ
てしまう欠点がある。

【０００７】また、前記従来のＲＯＭをワード構成のＲ
ＯＭとして使用した場合には、ＲＯＭデータは常に１６
ビットずつしか読込みが行なえないため、１バイトコー
ドや３バイトコード等、奇数バイトのコードデータが扱
えない欠点がある。

【０００８】本発明は前記課題に鑑みなされたもので、
ＲＯＭデータとして扱われるコードデータが奇数バイト
データか偶数バイトデータかに応じて、ワード／バイト
切換え機能を選択制御し、効率的なデータ読込みを行な
うことが可能になるＲＯＭデータ読込み制御装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】すなわち、本発明に係わ
る第１のＲＯＭデータ読込み制御装置は、出力をワード
単位とするかバイト単位とするか切換え可能なＲＯＭの
データを読込む制御装置であって、ＲＯＭに対する指定
アドレスが奇数番地か偶数番地かを判断する指定番地判
断手段と、この指定番地判断手段の判断結果に応じてＲ
ＯＭのＷ（ワード）／Ｂ（バイト）切換え端子に制御信
号を供給する切換え制御手段とを備えて構成したもので
ある。

【００１０】また、本発明に係わる第２のＲＯＭデータ
読込み制御装置は、前記第１のＲＯＭデータ読込み制御
装置にあって、ＲＯＭのワード単位の出力線を介して出
力される上位バイトデータ，下位バイトデータを、それ
ぞれ選択的に入力する２つのマルチプレクサと、この２
つのマルチプレクサそれぞれの出力を入力するラッチ回
路と、前記ＲＯＭのワード単位の出力線を介して出力さ
れる下位バイトデータを入力するラッチ回路と、前記マ
ルチプレクサ及び各ラッチ回路の入力を制御する制御回
路とをさらに備えて構成したものである。

【００１１】

【作用】つまり、前記第１のＲＯＭデータ読込み制御装
置では、ＲＯＭに対する指定アドレスが、奇数番地か偶
数番地かに応じて、ＲＯＭデータのバイト読出しとワー
ド読出しとが切換え制御されるので、例えば２バイト以
上のコードデータであっても、バイト／ワード読出しの
組合せにより、より高速なデータ読込みが行なえること
になる。

【００１２】また、前記第２のＲＯＭデータ読込み制御
装置では、前記第１のＲＯＭデータ読込み制御装置にあ
って、バイト読出しあるいはワード読出しで読出された
ＲＯＭデータが、上位，下位の各バイトデータとして認
識され、上位，下位それぞれのバイトデータを選択入力
する２つのマルチプレクサやそのラッチ回路、及び下位
バイトデータを直接入力するラッチ回路それぞれの入力
状態がＲＯＭデータの読出し状態に応じて制御されるの
で、例えば偶数番地からアドレスされる３バイトデータ
は、その先頭２バイトがワード読出し，残り１バイトが
バイト読出しで、また、奇数番地からアドレスされる３
バイトデータは、その先頭１バイトがバイト読出し、残
り２バイトがワード読出しで、それぞれ読出されて各ラ
ッチ回路に読込まれることになる。

【００１３】

【実施例】以下図面により本発明の一実施例について説
明する。図１はＲＯＭデータ読込み制御装置を搭載した
１６ビットＣＰＵ１１とＷ／Ｂ切換え機能を有するＲＯ
Ｍ１２との接続構成を示す図である。

【００１４】前記ＣＰＵ１１には、ワード／バイト切換
え制御信号を出力するワード／バイト制御端子「Ｗ／
Ｂ」、アウトイネーブル信号を出力する端子「ＯＥ」、
チップイネーブル信号を出力する端子「ＣＥ」、下位８
ビットのデータ入出力端子「ＩＯ0 〜ＩＯ7 」と上位８
ビットのデータ入力端子「Ｉ8 〜Ｉ15」、１６ビットの
アドレス出力端子「Ａ0 〜Ａ15」が備えられる。

【００１５】また、前記ＲＯＭ１２には、前記ワード／
バイト切換え制御信号を入力するワード／バイト切換え
端子「Ｗ／Ｂ」、アウトイネーブル信号を入力する端子
「ＯＥ」、チップイネーブル信号を入力する端子「Ｃ
Ｅ」、１６ビットのデータ出力端子「Ｏ0 〜Ｏ15」、１
６ビットのアドレス入力端子「Ａ-1〜Ａ14」が備えられ
る。

【００１６】ここで、前記ワード／バイト制御端子「Ｗ
／Ｂ」からワード切換え制御信号“１”が出力されるＲ
ＯＭ１２のワード読出しモードでは、１６ビットのアド
レス信号は、その最下位ビットが無視され、上位１５ビ
ットのアドレス出力端子「Ａ1 〜Ａ15」からＲＯＭ１２
の上位１５ビットのアドレス入力端子「Ａ0 〜Ａ14」に
与えられる。

【００１７】そして、ＲＯＭ１２のデータ出力端子「Ｏ
0 〜Ｏ15」から出力された１ワードデータは、ＣＰＵ１
１に対し、その下位８ビットが前記データ入出力端子
「ＩＯ0 〜ＩＯ7 」に、上位８ビットが前記データ入力
端子「Ｉ8 〜Ｉ15」に同時入力される。

【００１８】また、前記ワード／バイト制御端子「Ｗ／
Ｂ」からバイト切換え制御信号“０”が出力されるＲＯ
Ｍ１２のバイト読出しモードでは、１６ビットのアドレ
ス信号はアドレス出力端子「Ａ0 〜Ａ15」からＲＯＭ１
２のアドレス入力端子「Ａ-1〜Ａ14」に与えられ、ＲＯ
Ｍ１２のデータ出力端子「Ｏ0 〜Ｏ7 」から出力された
１バイトデータは、ＣＰＵ１１の下位８ビットのデータ
入出力端子「ＩＯ0 〜ＩＯ7 」に入力される。

【００１９】つまり、ＲＯＭ１２の最下位ビットのアド
レス入力端子「Ａ-1」と最上位ビットのデータ出力端子
「Ｏ15」とは共通使用されるもので、ＲＯＭ１２がワー
ド読出しモードにセットされた状態では、データ出力端
子「Ｏ15」として有効になり、バイト読出しモードにセ
ットされた状態では、アドレス入力端子「Ａ-1」として
有効になる。

【００２０】図２は前記ＲＯＭデータ読込み制御装置を
搭載した１６ビットＣＰＵ１１におけるデータ読込み回
路の構成を示すブロック図である。このデータ読込み回
路には、アドレス発生回路２１が備えられ、このアドレ
ス発生回路２１により発生される１６ビットのアドレス
信号は、アドレス出力端子「Ａ0 〜Ａ15」から出力され
る。

【００２１】ここで、前記アドレス発生回路２１により
発生される１６ビットのアドレス信号のうち、最下位ビ
ットのアドレス信号Ａ0 は、それが“０”であるか
“１”であるかによって、ＲＯＭ１２側の偶数番地か奇
数番地が指定されるもので、このアドレス発生回路２１
からの最下位ビットのアドレス信号Ａ0 は、Ｗ／Ｂ切換
え制御回路２２に供給される。

【００２２】そして、前記Ｗ／Ｂ切換え制御回路２２か
らのワード／バイト切換え制御信号が、ワード／バイト
切換え制御端子「Ｗ／Ｂ」から出力される。一方、下位
８ビットのデータ入出力端子「ＩＯ0 〜ＩＯ7 」及び上
位８ビットのデータ入力端子「Ｉ8 〜Ｉ15」に入力され
たデータは、その下位バイトデータがローラッチ回路
（ＬＬ）２３Ｌにラッチされ、また、上位バイトデータ
がハイラッチ回路（ＬＨ）２３Ｈにラッチされる。

【００２３】前記ローラッチ（ＬＬ）回路２３Ｌからの
データ出力バスは、第１マルチプレクサ（ＭＰＸ１）２
４ａ及び第２マルチプレクサ（ＭＰＸ２）２４ｂ、そし
て、第１ラッチ回路（Ｌ１）２５ａにそれぞれ並列接続
される。

【００２４】また、前記ハイラッチ回路（ＬＨ）２３Ｈ
からのデータ出力バスは、前記第１マルチプレクサ（Ｍ
ＰＸ１）２４ａ及び第２マルチプレクサ（ＭＰＸ２）２
４ｂに並列接続される。

【００２５】そして、第１マルチプレクサ（ＭＰＸ１）
２４ａからのデータ出力バスは第２ラッチ回路（Ｌ２）
２５ｂに接続され、第２マルチプレクサ（ＭＰＸ２）２
５ｃからのデータ出力バスは第３ラッチ回路（Ｌ３）２
５ｃに接続される。

【００２６】前記第１マルチプレクサ（ＭＰＸ１）２４
ａ及び第２マルチプレクサ（ＭＰＸ２）２４ｂは、それ
ぞれ前記ローラッチ回路（ＬＬ）２３Ｌ又はハイラッチ
回路（ＬＨ）２３Ｈでラッチされた下位バイトデータ又
は上位バイトデータを、選択的に入力するもので、この
各マルチプレクサ（ＭＰＸ１）２４ａ，（ＭＰＸ２）２
４ｂのそれぞれに対する入力選択制御信号Ｍ１，Ｍ２
は、命令フェッチ制御回路２６から供給される。

【００２７】この場合、Ｍ１，Ｍ２が“１（Ｈ）”で上
位バイトを、“０（Ｌ）”で下位バイトを入力するもの
とする。また、前記第１ラッチ回路（Ｌ１）２５ａ〜第
３ラッチ回路（Ｌ３）２５ｃのそれぞれに対するラッチ
制御信号も、前記命令フェッチ制御回路２６から供給さ
れる。

【００２８】一方、前記第１ラッチ回路（Ｌ１）２５ａ
のラッチデータ出力バスには、命令デコーダ２７が接続
され、該第１ラッチ回路（Ｌ１）２５ａにラッチされた
命令コードの解読を行なうもので、この命令デコーダ２
７により解読された命令コードの内容が解読されれる
と、その命令コードの全体の構成に従って前記命令フェ
ッチ制御回路２６からの各制御信号出力が制御される。

【００２９】そして、前記命令フェッチ制御回路２６の
制御により、次に読込まれるＲＯＭデータがバイトデー
タかワードデータかを示す信号が前記Ｗ／Ｂ切換え制御
回路２２に供給される。

【００３０】つまり、前記Ｗ／Ｂ切換え制御回路２２
は、ＲＯＭデータの読出し開始に際し、前記アドレス発
生回路２１により発生された最下位ビットのアドレス信
号Ａ0が、偶数番地を示している場合にワード切換え制
御信号“１”を出力し、ワード単位で読込まれた先頭バ
イトの命令コードに基づき、命令デコーダ２７におい
て、例えば３バイト命令であることが解読されると、命
令フェッチ制御回路２６を通し、次に読込むべきＲＯＭ
データがバイトデータであることが示され、バイト切換
え制御信号“０”を出力する。

【００３１】また、前記Ｗ／Ｂ切換え制御回路２２は、
ＲＯＭデータの読出し開始に際し、前記アドレス発生回
路２１により発生された最下位ビットのアドレス信号Ａ
0 が、奇数番地を示している場合にバイト切換え制御信
号“０”を出力し、バイト単位で読込まれた命令コード
に基づき、命令デコーダ２７において、例えば３バイト
命令であることが解読されると、命令フェッチ制御回路
２６を通し、次に読込むべきＲＯＭデータがワードデー
タであることが示され、ワード切換え制御信号“１”を
出力する。

【００３２】次に、前記構成によるＲＯＭデータ読込み
制御装置を搭載した１６ビットＣＰＵ１１におけるデー
タ読込み動作について説明する。図３は前記ＲＯＭデー
タ読込み制御装置により読込み対象となるＲＯＭデータ
の一例を示す図である。

【００３３】図４は前記ＲＯＭデータ読込み制御装置を
搭載した１６ビットＣＰＵ１１におけるデータ読込み動
作に伴う回路各部の動作状態を示すテーブルである。前
記ＲＯＭ１２には、その読込み対象データとして、図３
で示すように、２ｍ番地から２ｍ＋２番地に渡る３バイ
ト構成(1)(2)(3) の命令コードが記憶され、また、２ｎ
−１番地からも２ｎ＋１番地に渡る３バイト構成(1)(2)
(3) の命令コードが記憶されている。

【００３４】すなわち、偶数番地２ｍから始まる命令を
読出す場合の第１のタイミングでは（図４，偶数，タイ
ミング１）、ＣＰＵ１１のアドレス発生回路２１から２
ｍ番地を示すアドレス信号がアドレス出力端子「Ａ0 〜
Ａ15」を介し出力されると、その最下位ビットのアドレ
ス信号Ａ0 （＝“０”）によって偶数番地指定であるこ
とが示され、Ｗ／Ｂ切換え制御回路２２からワード切換
え制御信号“１”が出力される。

【００３５】すると、ＲＯＭ１２は、ワード読出しモー
ドに切換えられ、ＣＰＵ１１からのアドレス信号を上位
１５ビットのアドレス入力端子「Ａ0 〜Ａ14」から入力
するもので、これにより、２ｍ番地から２ｍ＋１番地に
渡るワード単位のＲＯＭデータ(1)(2)が読出されてデー
タ出力端子「Ｏ0 〜Ｏ15」から出力され、ＣＰＵ１１に
おける下位８ビットのデータ入出力端子「ＩＯ0 〜ＩＯ
7 」及び上位８ビットのデータ入力端子「Ｉ8 〜Ｉ15」
を介してローラッチ回路（ＬＬ）２３Ｌ及びハイラッチ
回路（ＬＨ）２３Ｈに入力ラッチされる。

【００３６】ここで、前記ローラッチ回路（ＬＬ）２３
Ｌにラッチされた下位バイトデータ(1) は第１ラッチ回
路（Ｌ１）２５ａに入力ラッチされ、また、ハイラッチ
回路（ＬＨ）２３Ｈにラッチされた上位バイトデータ
(2) は、第１マルチプレクサ（ＭＰＸ１）２４ａを介し
て選択され第２ラッチ回路（Ｌ２）２５ｂに入力ラッチ
される。

【００３７】そして、前記第１ラッチ回路（Ｌ１）２５
ａにラッチされた先頭バイトの命令コードが命令デコー
ダ２７に与えられ、３バイトコードであることが解読さ
れるもので、これにより、命令フェッチ制御回路２６か
らＷ／Ｂ切換え制御回路２２に対し次に読込むべきＲＯ
Ｍデータがバイトデータであることが示され、該Ｗ／Ｂ
切換え制御回路２２からバイト切換え制御信号“０”が
出力されると共に、前記２ｍ番地にワード読出し分で＋
２番地された２ｍ＋２番地を示すアドレス信号がアドレ
ス出力端子「Ａ0 〜Ａ15」を介して出力される（図４，
偶数，タイミング２）。

【００３８】すると、ＲＯＭ１２は、バイト読出しモー
ドに切換えられ、ＣＰＵ１１からのアドレス信号を上位
１６ビットのアドレス入力端子「Ａ-1〜Ａ14」から入力
するもので、これにより、２ｍ＋２番地からバイト単位
のＲＯＭデータ(3) が読出されてデータ出力端子「Ｏ0
〜Ｏ7 」から出力され、ＣＰＵ１１における下位８ビッ
トのデータ入出力端子「ＩＯ0 〜ＩＯ7 」を介してロー
ラッチ回路（ＬＬ）２３Ｌに入力ラッチされる。

【００３９】ここで、前記ローラッチ回路（ＬＬ）２３
Ｌにラッチされた下位バイトデータ(3) は、第２マルチ
プレクサ（ＭＰＸ２）２４ｂを介して選択され第３ラッ
チ回路（Ｌ３）２５ｃに入力ラッチされる。

【００４０】これにより、ＲＯＭ１２の２ｍ番地から２
ｍ＋２番地に渡り記憶された３バイトコード(1)(2)(3)
が、前記ワード読込み処理とバイト読込み処理との２回
の読込み動作によってＣＰＵ１１の第１ラッチ回路（Ｌ
１）２５ａ〜第３ラッチ回路（Ｌ３）２５ｃに読込まれ
るもので、その第２ラッチ回路（Ｌ２）２５ｂ及び第３
ラッチ回路（Ｌ３）２５ｃにラッチされたＲＯＭデータ
(2)(3)がオペランドとして実行される。

【００４１】一方、奇数番地２ｎ−１から始まる命令を
読出す場合、最初のタイミング（図４，奇数，タイミン
グ１）でＣＰＵ１１のアドレス発生回路２１から２ｎ−
１番地を示すアドレス信号がアドレス出力端子「Ａ0 〜
Ａ15」を介し出力されると、その最下位ビットのアドレ
ス信号Ａ0 （＝“１”）によって奇数番地指定であるこ
とが示され、Ｗ／Ｂ切換え制御回路２２からバイト切換
え制御信号“０”が出力される。

【００４２】すると、ＲＯＭ１２は、バイト読出しモー
ドに切換えられ、ＣＰＵ１１からのアドレス信号を上位
１６ビットのアドレス入力端子「Ａ-1〜Ａ14」から入力
するもので、これにより、２ｎ−１番地からバイト単位
のＲＯＭデータ(1) が読出されてデータ出力端子「Ｏ0
〜Ｏ7 」から出力され、ＣＰＵ１１における下位８ビッ
トのデータ入出力端子「ＩＯ0 〜ＩＯ7 」を介してロー
ラッチ回路（ＬＬ）２３Ｌに入力ラッチされる。

【００４３】ここで、前記ローラッチ回路（ＬＬ）２３
Ｌにラッチされた下位バイトデータ(1) は第１ラッチ回
路（Ｌ１）２５ａに入力ラッチされる。そして、前記第
１ラッチ回路（Ｌ１）２５ａにラッチされた先頭バイト
の命令コードが命令デコーダ２７に与えられ、３バイト
コードであることが解読されるもので、これにより、命
令フェッチ制御回路２６からＷ／Ｂ切換え制御回路２２
に対し次に読込むべきＲＯＭデータがワードデータであ
ることが示され、該Ｗ／Ｂ切換え制御回路２２からワー
ド切換え制御信号“１”が出力されると共に、前記２ｎ
−１番地の次の２ｎ番地を示すアドレス信号がアドレス
出力端子「Ａ0 〜Ａ15」を介して出力される（図４，奇
数，タイミング２）。

【００４４】すると、ＲＯＭ１２は、ワード読出しモー
ドに切換えられ、ＣＰＵ１１からのアドレス信号を上位
１５ビットのアドレス入力端子「Ａ0 〜Ａ14」から入力
するもので、これにより、２ｎ番地から２ｎ＋１番地に
渡るワード単位のＲＯＭデータ(2)(3)が読出されてデー
タ出力端子「Ｏ0 〜Ｏ15」から出力され、ＣＰＵ１１に
おける下位８ビットのデータ入出力端子「ＩＯ0 〜ＩＯ
7 」及び上位８ビットのデータ入力端子「Ｉ8 〜Ｉ15」
を介してローラッチ回路（ＬＬ）２３Ｌ及びハイラッチ
回路（ＬＨ）２３Ｈに入力ラッチされる。

【００４５】ここで、前記ローラッチ回路（ＬＬ）２３
Ｌにラッチされた下位バイトデータ(2) は、第１マルチ
プレクサ（ＭＰＸ１）２４ａを介して選択され第２ラッ
チ回路（Ｌ２）２５ｂに入力ラッチされ、また、前記ハ
イラッチ回路（ＬＨ）２３Ｈにラッチされた上位バイト
データ(3) は、第２マルチプレクサ（ＭＰＸ２）２４ｂ
を介して選択され第３ラッチ回路（Ｌ３）２５ｃに入力
ラッチされる。

【００４６】これにより、ＲＯＭ１２の２ｎ−１番地か
ら２ｎ＋１番地に渡り記憶された３バイトコード(1)(2)
(3) が、前記バイト読込み処理とワード読込み処理との
２回の読込み動作によってＣＰＵ１１の第１ラッチ回路
（Ｌ１）２５ａ〜第３ラッチ回路（Ｌ３）２５ｃに読込
まれるもので、その第２ラッチ回路（Ｌ２）２５ｂ及び
第３ラッチ回路（Ｌ３）２５ｃにラッチされたＲＯＭデ
ータ(2)(3)がオペランドとして実行される。

【００４７】したがって、前記構成のＲＯＭデータ読込
み制御装置によれば、ＣＰＵ１１のアドレス発生回路２
１により出力されるＲＯＭ１２に対するアドレス信号Ａ
0 〜Ａ15が、その最下位ビットＡ0 に基づき奇数番地か
偶数番地かに応じて、Ｗ／Ｂ切換え制御回路２２からバ
イト切換え制御信号“０”又はワード切換え制御信号
“１”が出力され、ＲＯＭデータのバイト読出しとワー
ド読出しとが切換え制御されるので、例えば２バイト以
上のコードデータであっても、バイト／ワード読出しの
組合せにより、より高速なデータ読込み処理を実行する
ことができる。

【００４８】また、ＲＯＭ１２からバイト読出しモード
あるいはワード読出しモードで読出されたコードデータ
が、上位バイト，下位バイトの各バイトデータとしてハ
イラッチ回路（ＬＨ）２３Ｈ，ローラッチ回路（ＬＬ）
２３Ｌにラッチされ、上位，下位それぞれのバイトデー
タを選択入力する第１，第２マルチプレクサ（ＭＰＸ
１）２４ａ，（ＭＰＸ２）２４ｂや対応する第２，第３
ラッチ回路（Ｌ２）２５ｂ，（Ｌ３）２５ｃ、及び下位
バイトデータを直接入力する第１ラッチ回路（Ｌ１）２
５ａそれぞれの入力状態が、ＲＯＭデータの読出し状態
に応じて命令フェッチ制御回路２６により制御されるの
で、例えば偶数番地２ｍからアドレスされる３バイトデ
ータは、その先頭２バイトをワード読出し，残り１バイ
トをバイト読出しで、また、奇数番地２ｎ−１からアド
レスされる３バイトデータは、その先頭１バイトをバイ
ト読出し、残り２バイトをワード読出しで、それぞれ読
出し各ラッチ回路（Ｌ１）２５ａ〜（Ｌ３）２５ｃに読
込むことができる。

【００４９】

【発明の効果】以上のように本発明によれば、ＲＯＭデ
ータとして扱われるコードデータが奇数バイトデータか
偶数バイトデータかに応じて、ワード／バイト切換え機
能を選択制御し、効率的なデータ読込みを行なうことが
可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるＲＯＭデータ読込み
制御装置を搭載した１６ビットＣＰＵとＷ／Ｂ切換え機
能を有するＲＯＭとの接続構成を示す図。

【図２】前記ＲＯＭデータ読込み制御装置を搭載した１
６ビットＣＰＵにおけるデータ読込み回路の構成を示す
ブロック図。

【図３】前記ＲＯＭデータ読込み制御装置により読込み
対象となるＲＯＭデータの一例を示す図。

【図４】前記ＲＯＭデータ読込み制御装置を搭載した１
６ビットＣＰＵにおけるデータ読込み動作に伴う回路各
部の動作状態を示すテーブル。

【符号の説明】

１１…ＣＰＵ、１２…ＲＯＭ、２１…アドレス発生回
路、２２…Ｗ／Ｂ切換え制御回路、２３Ｌ…ローラッチ
回路（ＬＬ）、２３Ｈ…ハイラッチ回路（ＬＨ）、２４
ａ…第１マルチプレクサ（ＭＰＸ１）、２４ｂ…第２マ
ルチプレクサ（ＭＰＸ２）、２５ａ…第１ラッチ回路
（Ｌ１）、２５ｂ…第２ラッチ回路（Ｌ２）、２５ｃ…
第３ラッチ回路（Ｌ３）、２６…命令フェッチ制御回
路、２７…命令デコーダ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 出力をワード単位とするかバイト単位と
   するか切換え可能なＲＯＭのデータを読込む制御装置で
   あって、 ＲＯＭに対する指定アドレスが奇数番地か偶数番地かを
   判断する指定番地判断手段と、 この指定番地判断手段の判断結果に応じてＲＯＭのＷ
   （ワード）／Ｂ（バイト）切換え端子に制御信号を供給
   する切換え制御手段と、を具備したことを特徴とするＲ
   ＯＭデータ読込み制御装置。
2. 【請求項２】 前記ＲＯＭのワード単位の出力線を介し
   て出力される上位バイトデータ，下位バイトデータを、
   それぞれ選択的に入力する２つのマルチプレクサと、 この２つのマルチプレクサそれぞれの出力を入力するラ
   ッチ回路と、 前記ＲＯＭのワード単位の出力線を介して出力される下
   位バイトデータを入力するラッチ回路と、 前記マルチプレクサ及び各ラッチ回路の入力を制御する
   制御回路と、をさらに備えたことを特徴とする請求項１
   記載のＲＯＭデータ読込み制御装置。