JPH0628241A - Ｒｏｍアクセス制御装置 - Google Patents
Ｒｏｍアクセス制御装置Info
- Publication number
- JPH0628241A JPH0628241A JP18335892A JP18335892A JPH0628241A JP H0628241 A JPH0628241 A JP H0628241A JP 18335892 A JP18335892 A JP 18335892A JP 18335892 A JP18335892 A JP 18335892A JP H0628241 A JPH0628241 A JP H0628241A
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- data
- microprocessor
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Abstract
(57)【要約】
【目的】 ｎビットのＲＯＭ１個で２ｎビットのマイク
ロプロセッサによるＲＯＭアクセスを実現するＲＯＭア
クセス制御装置の提供を目的とする。 【構成】 ＲＯＭ２のデータバスのデータをタイミング
制御手段の制御で一時的に保持し、デコーダ３からのＲ
ＯＭチップセレクト信号によってマイクロプロセッサ１
のデータバスの下位ｎビットに保持したデータを出力す
るデータ保持手段４と、ＲＯＭ２のアドレスバスのうち
の１本の制御およびマイクロプロセッサのリードサイク
ルのタイミングを制御するウェイト信号の制御を行うタ
イミング制御手段５を備える。
ロプロセッサによるＲＯＭアクセスを実現するＲＯＭア
クセス制御装置の提供を目的とする。 【構成】 ＲＯＭ２のデータバスのデータをタイミング
制御手段の制御で一時的に保持し、デコーダ３からのＲ
ＯＭチップセレクト信号によってマイクロプロセッサ１
のデータバスの下位ｎビットに保持したデータを出力す
るデータ保持手段４と、ＲＯＭ２のアドレスバスのうち
の１本の制御およびマイクロプロセッサのリードサイク
ルのタイミングを制御するウェイト信号の制御を行うタ
イミング制御手段５を備える。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサを
主要装置として用いるＲＯＭアクセス制御装置に関す
る。
主要装置として用いるＲＯＭアクセス制御装置に関す
る。
【０００２】
【従来の技術】図２は従来のＲＯＭアクセス制御装置の
ブロック図である。同図において、１はＤ０〜Ｄ３１ま
での３２ビットのデータバスおよびＡ０〜Ａ２９までの
３０ビットのアドレスバスを有するマイクロプロセッサ
で、１つのアドレスに対して３２ビットのデータが割り
当てられているものとし、外部へのリードアクセスに際
しＡ０〜Ａ２９端子からはアクセスすべきアドレスをま
たＲＤ（リード）端子からはリードストローブ信号を出
力しそのときのＤ０〜Ｄ３１端子のデータを取り込む構
成となっている。２ａ，２ｂはＤ０〜Ｄ１５までの１６
ビットのデータバスおよびＡ０〜Ａ１５までの１６ビッ
トのアドレスバスを有する読み出し専用メモリ（以下、
ＲＯＭという）で、ＣＳ（チップセレクト）端子にＲＯ
Ｍチップセレクト信号が入力され、かつ、ＯＥ（アウト
プットイネーブル）端子にマイクロプロセッサのリード
ストローブ信号が入力されることによってそのときＡ０
〜Ａ１５端子に入力されたアドレスのデータをＤ０〜Ｄ
１５に出力する。３はマイクロプロセッサのメモリマッ
プ上のＲＯＭ２ａ，２ｂの位置に応じてＲＯＭ２ａ，２
ｂのチップセレクト信号を生成するデコーダである。
ブロック図である。同図において、１はＤ０〜Ｄ３１ま
での３２ビットのデータバスおよびＡ０〜Ａ２９までの
３０ビットのアドレスバスを有するマイクロプロセッサ
で、１つのアドレスに対して３２ビットのデータが割り
当てられているものとし、外部へのリードアクセスに際
しＡ０〜Ａ２９端子からはアクセスすべきアドレスをま
たＲＤ（リード）端子からはリードストローブ信号を出
力しそのときのＤ０〜Ｄ３１端子のデータを取り込む構
成となっている。２ａ，２ｂはＤ０〜Ｄ１５までの１６
ビットのデータバスおよびＡ０〜Ａ１５までの１６ビッ
トのアドレスバスを有する読み出し専用メモリ（以下、
ＲＯＭという）で、ＣＳ（チップセレクト）端子にＲＯ
Ｍチップセレクト信号が入力され、かつ、ＯＥ（アウト
プットイネーブル）端子にマイクロプロセッサのリード
ストローブ信号が入力されることによってそのときＡ０
〜Ａ１５端子に入力されたアドレスのデータをＤ０〜Ｄ
１５に出力する。３はマイクロプロセッサのメモリマッ
プ上のＲＯＭ２ａ，２ｂの位置に応じてＲＯＭ２ａ，２
ｂのチップセレクト信号を生成するデコーダである。
【０００３】このような構成要素を有する制御装置につ
いて、各構成要素の相互の関係と動作を説明する。マイ
クロプロセッサ１がＲＯＭ２ａ，２ｂに対してリードア
クセスを行う際、前記のように、マイクロプロセッサ１
はまずＡ０〜Ａ２９端子からアクセスすべきＲＯＭのア
ドレスをまたＲＤ（リード）端子からはリードストロー
ブ信号を出力する。そのとき、デコーダ３はマイクロプ
ロセッサのＡ１６〜Ａ２９までのアドレスをデコード
し、ＲＯＭ２ａ，２ｂのチップセレクト信号を生成す
る。ＲＯＭ２ａ，２ｂはチップセレクト信号もリードス
トローブ信号も入力されているのでＡ０〜Ａ１５のアド
レスに応じたデータをＤ０〜Ｄ１５から出力する。
いて、各構成要素の相互の関係と動作を説明する。マイ
クロプロセッサ１がＲＯＭ２ａ，２ｂに対してリードア
クセスを行う際、前記のように、マイクロプロセッサ１
はまずＡ０〜Ａ２９端子からアクセスすべきＲＯＭのア
ドレスをまたＲＤ（リード）端子からはリードストロー
ブ信号を出力する。そのとき、デコーダ３はマイクロプ
ロセッサのＡ１６〜Ａ２９までのアドレスをデコード
し、ＲＯＭ２ａ，２ｂのチップセレクト信号を生成す
る。ＲＯＭ２ａ，２ｂはチップセレクト信号もリードス
トローブ信号も入力されているのでＡ０〜Ａ１５のアド
レスに応じたデータをＤ０〜Ｄ１５から出力する。
【０００４】ここで図２に示すように、ＲＯＭ２ａのデ
ータバスがマイクロプロセッサ１のＤ１６〜Ｄ３１端子
にＲＯＭ２ｂのデータバスが同じくＤ０〜Ｄ１５端子に
接続されているので、そのときマイクロプロセッサ１に
取り込まれる３２ビットのデータのうち上位１６ビット
はＲＯＭ２ａ、下位１６ビットはＲＯＭ２ｂのデータが
それぞれ取り込まれる。
ータバスがマイクロプロセッサ１のＤ１６〜Ｄ３１端子
にＲＯＭ２ｂのデータバスが同じくＤ０〜Ｄ１５端子に
接続されているので、そのときマイクロプロセッサ１に
取り込まれる３２ビットのデータのうち上位１６ビット
はＲＯＭ２ａ、下位１６ビットはＲＯＭ２ｂのデータが
それぞれ取り込まれる。
【０００５】以上述べてきたように、現段階では３２ビ
ットのデータバスを有するＲＯＭが存在しないため３２
ビットのデータバスを有するマイクロプロセッサでＲＯ
Ｍアクセスを行う際には１６ビットのＲＯＭが２個また
は８ビットのＲＯＭが４個必要である。
ットのデータバスを有するＲＯＭが存在しないため３２
ビットのデータバスを有するマイクロプロセッサでＲＯ
Ｍアクセスを行う際には１６ビットのＲＯＭが２個また
は８ビットのＲＯＭが４個必要である。
【０００６】
【発明が解決しようとする課題】このように従来の制御
装置では、３２ビットのマイクロプロセッサでＲＯＭア
クセスを行う際にはＲＯＭが少なくとも２個以上必要と
なり、コスト上および基板実装上多大な不利が発生する
という課題があった。
装置では、３２ビットのマイクロプロセッサでＲＯＭア
クセスを行う際にはＲＯＭが少なくとも２個以上必要と
なり、コスト上および基板実装上多大な不利が発生する
という課題があった。
【０００７】本発明は上記課題を解決するもので、マイ
クロプロセッサが１回のリードサイクル内にＲＯＭの異
なった２つのアドレスのデータを読取ることによって、
１６ビットのＲＯＭ１個で３２ビットのマイクロプロセ
ッサによるＲＯＭアクセスを実現するＲＯＭアクセス制
御装置の提供を目的とする。
クロプロセッサが１回のリードサイクル内にＲＯＭの異
なった２つのアドレスのデータを読取ることによって、
１６ビットのＲＯＭ１個で３２ビットのマイクロプロセ
ッサによるＲＯＭアクセスを実現するＲＯＭアクセス制
御装置の提供を目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、タイミング制御手段からのラッチ信号によ
ってＲＯＭのデータバスのデータを一時的に保持しデコ
ーダからのＲＯＭチップセレクト信号によって保持した
データをマイクロプロセッサのデータバスの下位１６ビ
ットに出力するデータ保持手段と、アドレス切替え信号
によってＲＯＭのアドレスバスのうちの１ビットを切替
えるタイミングを、ウェイト信号によってマイクロプロ
セッサのＲＯＭに対するアクセスタイミングを、ラッチ
信号によってデータ保持手段のデータ保持タイミングを
それぞれ制御するタイミング制御手段を備えた構成を有
する。
するために、タイミング制御手段からのラッチ信号によ
ってＲＯＭのデータバスのデータを一時的に保持しデコ
ーダからのＲＯＭチップセレクト信号によって保持した
データをマイクロプロセッサのデータバスの下位１６ビ
ットに出力するデータ保持手段と、アドレス切替え信号
によってＲＯＭのアドレスバスのうちの１ビットを切替
えるタイミングを、ウェイト信号によってマイクロプロ
セッサのＲＯＭに対するアクセスタイミングを、ラッチ
信号によってデータ保持手段のデータ保持タイミングを
それぞれ制御するタイミング制御手段を備えた構成を有
する。
【０００９】
【作用】本発明は上記した構成によって、３２ビットの
マイクロプロセッサが１６ビットのＲＯＭアクセスを行
う際に、まず３２ビットのデータのうち下位１６ビット
のデータをＲＯＭから出力させ、それをタイミング制御
手段からのラッチ信号でデータ保持手段に保持させ、次
にタイミング制御手段から出力されＲＯＭのアドレスバ
スのうちの１本に接続されたアドレス切替え信号によっ
て、ＲＯＭの異なったアドレスのデータを出力させ、一
方、マイクロプロセッサはタイミング制御手段からのウ
ェイト信号によってＲＯＭに対するアクセスタイミング
が引き延ばされており、ＲＯＭのアドレス切替え後のＲ
ＯＭのデータが出力された時点で、データ保持手段に保
持されたデータとあわせてマイクロプロセッサは３２ビ
ットのデータをまとめて読取るように作用する。
マイクロプロセッサが１６ビットのＲＯＭアクセスを行
う際に、まず３２ビットのデータのうち下位１６ビット
のデータをＲＯＭから出力させ、それをタイミング制御
手段からのラッチ信号でデータ保持手段に保持させ、次
にタイミング制御手段から出力されＲＯＭのアドレスバ
スのうちの１本に接続されたアドレス切替え信号によっ
て、ＲＯＭの異なったアドレスのデータを出力させ、一
方、マイクロプロセッサはタイミング制御手段からのウ
ェイト信号によってＲＯＭに対するアクセスタイミング
が引き延ばされており、ＲＯＭのアドレス切替え後のＲ
ＯＭのデータが出力された時点で、データ保持手段に保
持されたデータとあわせてマイクロプロセッサは３２ビ
ットのデータをまとめて読取るように作用する。
【００１０】
【実施例】以下、本発明におけるＲＯＭアクセス制御装
置の一実施例について、図面を参照しながら説明する。
置の一実施例について、図面を参照しながら説明する。
【００１１】図１は本実施例のブロック図であり、１は
マイクロプロセッサ、２はＲＯＭ、３はデコーダであ
り、これらは従来例と同様のものであるから同一の符号
を付し説明を省略する。４はＬＥ（ラッチイネーブル）
端子に後記するタイミング制御手段からのラッチ信号を
入力することによってＩＮ０〜ＩＮ１５に入力された１
６ビットのデータを一時的に保持し、ＯＥ（アウトプッ
トイネーブル）端子にデコーダからのＲＯＭチップセレ
クト信号を入力することによって保持したデータをＯＵ
Ｔ０〜ＯＵＴ１５に出力するデータ保持手段、５はアド
レス切替え信号によってＲＯＭ２のアドレスバスの最下
位ビットＡ０を切替えるタイミングを制御し、ウェイト
信号によってマイクロプロセッサ１のＲＯＭ２に対する
アクセスタイミングを制御し、ラッチ信号によってデー
タ保持手段４のデータ保持タイミングを制御するタイミ
ング制御手段である。
マイクロプロセッサ、２はＲＯＭ、３はデコーダであ
り、これらは従来例と同様のものであるから同一の符号
を付し説明を省略する。４はＬＥ（ラッチイネーブル）
端子に後記するタイミング制御手段からのラッチ信号を
入力することによってＩＮ０〜ＩＮ１５に入力された１
６ビットのデータを一時的に保持し、ＯＥ（アウトプッ
トイネーブル）端子にデコーダからのＲＯＭチップセレ
クト信号を入力することによって保持したデータをＯＵ
Ｔ０〜ＯＵＴ１５に出力するデータ保持手段、５はアド
レス切替え信号によってＲＯＭ２のアドレスバスの最下
位ビットＡ０を切替えるタイミングを制御し、ウェイト
信号によってマイクロプロセッサ１のＲＯＭ２に対する
アクセスタイミングを制御し、ラッチ信号によってデー
タ保持手段４のデータ保持タイミングを制御するタイミ
ング制御手段である。
【００１２】本発明では、マイクロプロセッサ１の３２
ビットのデータをＲＯＭ２の２つのアドレスに割り付け
ることによって、１６ビットのＲＯＭ１個で３２ビット
のマイクロプロセッサによるＲＯＭアクセスを実現して
いるので、同一容量のＲＯＭを用いた場合、従来例に比
べマイクロプロセッサのメモリマップ上のＲＯＭ領域は
半分になる。したがって、図１に示すようにマイクロプ
ロセッサ１のアドレスバスＡ０〜Ａ１４をそれぞれＲＯ
ＭのアドレスバスＡ１〜Ａ１５に接続しており、デコー
ダ３にはＡ１５〜Ａ２９を接続している。また、ＲＯＭ
２のＡ０にはタイミング制御手段からのアドレス切替え
信号を接続しているので、マイクロプロセッサ１に読取
られるべき３２ビットのデータはＲＯＭ内では２つの連
続するアドレスに分けてあらかじめ書き込まれているも
のとする。
ビットのデータをＲＯＭ２の２つのアドレスに割り付け
ることによって、１６ビットのＲＯＭ１個で３２ビット
のマイクロプロセッサによるＲＯＭアクセスを実現して
いるので、同一容量のＲＯＭを用いた場合、従来例に比
べマイクロプロセッサのメモリマップ上のＲＯＭ領域は
半分になる。したがって、図１に示すようにマイクロプ
ロセッサ１のアドレスバスＡ０〜Ａ１４をそれぞれＲＯ
ＭのアドレスバスＡ１〜Ａ１５に接続しており、デコー
ダ３にはＡ１５〜Ａ２９を接続している。また、ＲＯＭ
２のＡ０にはタイミング制御手段からのアドレス切替え
信号を接続しているので、マイクロプロセッサ１に読取
られるべき３２ビットのデータはＲＯＭ内では２つの連
続するアドレスに分けてあらかじめ書き込まれているも
のとする。
【００１３】次に、本実施例におけるＲＯＭアクセス制
御装置の各構成要素の相互関係と動作を説明する。マイ
クロプロセッサ１がＲＯＭ２に対してリードアクセスを
行う際、前記のように、マイクロプロセッサ１はまずＡ
０〜Ａ２９端子からアクセスすべきＲＯＭのアドレスを
出力し、またＲＤ（リード）端子からはリードストロー
ブ信号を出力する。そのとき、デコーダ３はマイクロプ
ロセッサ１のＡ１５〜Ａ２９までのアドレスをデコード
し、ＲＯＭ２のチップセレクト信号を生成する。ＲＯＭ
２はチップセレクト信号もリードストローブ信号も入力
されているのでＡ１〜Ａ１５およびＡ０に入力されたア
ドレス切替え信号の論理に応じたデータをＤ０〜Ｄ１５
から出力する。タイミング制御手段５はＲＯＭ２のチッ
プセレクト信号を検知し、ＲＯＭ２がデータを出力する
タイミングに合わせてラッチ信号を出力し、それによっ
て、このときＲＯＭから出力されたデータはデータ保持
手段４に保持される。ラッチ信号を出力後タイミング制
御手段５はアドレス切替え信号の論理を反転し、ＲＯＭ
２はそのアドレスに応じたデータを出力する。一方、マ
イクロプロセッサ１はウェイト信号によってＲＯＭ２に
対してのアクセスタイミングが引き延ばされており、Ｒ
ＯＭ２の２つ目のアドレスのデータが出力されるタイミ
ングでアクセスが終了するようにウェイト信号を制御す
れば、マイクロプロセッサ１のデータバスの下位１６ビ
ットにはデータ保持手段４からのデータが入力され、上
位１６ビットにはＲＯＭ２からのデータが直接に入力さ
れる。
御装置の各構成要素の相互関係と動作を説明する。マイ
クロプロセッサ１がＲＯＭ２に対してリードアクセスを
行う際、前記のように、マイクロプロセッサ１はまずＡ
０〜Ａ２９端子からアクセスすべきＲＯＭのアドレスを
出力し、またＲＤ（リード）端子からはリードストロー
ブ信号を出力する。そのとき、デコーダ３はマイクロプ
ロセッサ１のＡ１５〜Ａ２９までのアドレスをデコード
し、ＲＯＭ２のチップセレクト信号を生成する。ＲＯＭ
２はチップセレクト信号もリードストローブ信号も入力
されているのでＡ１〜Ａ１５およびＡ０に入力されたア
ドレス切替え信号の論理に応じたデータをＤ０〜Ｄ１５
から出力する。タイミング制御手段５はＲＯＭ２のチッ
プセレクト信号を検知し、ＲＯＭ２がデータを出力する
タイミングに合わせてラッチ信号を出力し、それによっ
て、このときＲＯＭから出力されたデータはデータ保持
手段４に保持される。ラッチ信号を出力後タイミング制
御手段５はアドレス切替え信号の論理を反転し、ＲＯＭ
２はそのアドレスに応じたデータを出力する。一方、マ
イクロプロセッサ１はウェイト信号によってＲＯＭ２に
対してのアクセスタイミングが引き延ばされており、Ｒ
ＯＭ２の２つ目のアドレスのデータが出力されるタイミ
ングでアクセスが終了するようにウェイト信号を制御す
れば、マイクロプロセッサ１のデータバスの下位１６ビ
ットにはデータ保持手段４からのデータが入力され、上
位１６ビットにはＲＯＭ２からのデータが直接に入力さ
れる。
【００１４】このように本実施例によると、１６ビット
のＲＯＭ１個で３２ビットのマイクロプロセッサによる
ＲＯＭアクセスが可能となり、また、データ保持手段お
よびタイミング制御手段はその他の周辺ロジックととも
にＡＳＩＣ（エーシック：Application Specific Integ
rated Circuit）に集積することが容易であるから、コ
スト上および基板実装上に多大な効果が得られる。
のＲＯＭ１個で３２ビットのマイクロプロセッサによる
ＲＯＭアクセスが可能となり、また、データ保持手段お
よびタイミング制御手段はその他の周辺ロジックととも
にＡＳＩＣ（エーシック：Application Specific Integ
rated Circuit）に集積することが容易であるから、コ
スト上および基板実装上に多大な効果が得られる。
【００１５】
【発明の効果】以上の実施例から明らかなように本発明
によると、タイミング制御手段からのラッチ信号によっ
てＲＯＭのデータバスのデータを一時的に保持しデコー
ダからのＲＯＭチップセレクト信号によって保持したデ
ータをマイクロプロセッサのデータバスの下位１６ビッ
トに出力するデータ保持手段と、アドレス切替え信号に
よってＲＯＭのアドレスバスのうちの１ビットを切替え
るタイミングを、ウェイト信号によってマイクロプロセ
ッサのＲＯＭに対するアクセスタイミングを、ラッチ信
号によってデータ保持手段のデータ保持タイミングをそ
れぞれ制御するタイミング制御手段を備え、１回のマイ
クロプロセッサのリードサイクルでＲＯＭの２つのアド
レスをアクセスできるようにしたので、１６ビットのＲ
ＯＭ１個で３２ビットのマイクロプロセッサによるＲＯ
Ｍアクセスを実現することができ、コスト上および基板
実装上の効果の大なるＲＯＭアクセス制御装置を提供で
きる。
によると、タイミング制御手段からのラッチ信号によっ
てＲＯＭのデータバスのデータを一時的に保持しデコー
ダからのＲＯＭチップセレクト信号によって保持したデ
ータをマイクロプロセッサのデータバスの下位１６ビッ
トに出力するデータ保持手段と、アドレス切替え信号に
よってＲＯＭのアドレスバスのうちの１ビットを切替え
るタイミングを、ウェイト信号によってマイクロプロセ
ッサのＲＯＭに対するアクセスタイミングを、ラッチ信
号によってデータ保持手段のデータ保持タイミングをそ
れぞれ制御するタイミング制御手段を備え、１回のマイ
クロプロセッサのリードサイクルでＲＯＭの２つのアド
レスをアクセスできるようにしたので、１６ビットのＲ
ＯＭ１個で３２ビットのマイクロプロセッサによるＲＯ
Ｍアクセスを実現することができ、コスト上および基板
実装上の効果の大なるＲＯＭアクセス制御装置を提供で
きる。
【図１】本発明におけるＲＯＭアクセス制御装置の一実
施例の構成を示すブロック図
施例の構成を示すブロック図
【図２】従来のＲＯＭアクセス制御装置の構成を示すブ
ロック図
ロック図
１ マイクロプロセッサ ２ ＲＯＭ ４ データ保持手段 ５ タイミング制御手段
Claims (1)
- 【請求項１】ｎビット（ｎは自然数）のデータバスを有
するメモリと、２ｎビットのデータバスを有するマイク
ロプロセッサと、前記メモリから出力されたデータを一
時的に保持するｎビットのデータ保持手段と、前記マイ
クロプロセッサの前記メモリに対するアクセスタイミン
グと同メモリのアドレスバスのうちの１ビットを切替え
るタイミングと前記データ保持手段のデータ保持タイミ
ングとを制御するタイミング制御手段とを備えたＲＯＭ
アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18335892A JPH0628241A (ja) | 1992-07-10 | 1992-07-10 | Ｒｏｍアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18335892A JPH0628241A (ja) | 1992-07-10 | 1992-07-10 | Ｒｏｍアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628241A true JPH0628241A (ja) | 1994-02-04 |
Family
ID=16134360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18335892A Pending JPH0628241A (ja) | 1992-07-10 | 1992-07-10 | Ｒｏｍアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628241A (ja) |
-
1992
- 1992-07-10 JP JP18335892A patent/JPH0628241A/ja active Pending
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