JPH05189352A - Ｉ／ｏアドレス変換方式 - Google Patents
Ｉ／ｏアドレス変換方式Info
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- JPH05189352A JPH05189352A JP576392A JP576392A JPH05189352A JP H05189352 A JPH05189352 A JP H05189352A JP 576392 A JP576392 A JP 576392A JP 576392 A JP576392 A JP 576392A JP H05189352 A JPH05189352 A JP H05189352A
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Abstract
(57)【要約】
【目的】 拡張性及び汎用性が高く、簡易で安価な回路
構成のＩ／Ｏアドレス変換方式を提供する。 【構成】 アドレスバス１、データバス２に接続された
図示しないプロセッサは、予めＩ／Ｏアドレス変換を行
うための情報を、アドレス変換情報保持手段４内のＩ／
Ｏマップ４ａにＩ／Ｏライトアクセスにより格納してお
く。プロセッサが、その後、変換対象となっているＩ／
Ｏアドレス空間へのアクセスを行うことにより、アドレ
ス変換制御手段３の制御により、アドレス変換を行うた
めの情報がＩ／Ｏマップ４ａより読み出され、該情報に
基づき、Ｉ／Ｏアドレス変換が行われる。
構成のＩ／Ｏアドレス変換方式を提供する。 【構成】 アドレスバス１、データバス２に接続された
図示しないプロセッサは、予めＩ／Ｏアドレス変換を行
うための情報を、アドレス変換情報保持手段４内のＩ／
Ｏマップ４ａにＩ／Ｏライトアクセスにより格納してお
く。プロセッサが、その後、変換対象となっているＩ／
Ｏアドレス空間へのアクセスを行うことにより、アドレ
ス変換制御手段３の制御により、アドレス変換を行うた
めの情報がＩ／Ｏマップ４ａより読み出され、該情報に
基づき、Ｉ／Ｏアドレス変換が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システムにお
けるＩ／Ｏアドレス変換方式に係り、特に、異なるＩ／
Ｏアーキテクチャ間において、両アーキテクチャの整合
を図るようにする場合に使用して好適なＩ／Ｏアドレス
変換方式に関する。
けるＩ／Ｏアドレス変換方式に係り、特に、異なるＩ／
Ｏアーキテクチャ間において、両アーキテクチャの整合
を図るようにする場合に使用して好適なＩ／Ｏアドレス
変換方式に関する。
【０００２】
【従来の技術】Ｉ／Ｏアドレス変換方式に関する従来技
術として、例えば、特開平３−２７６３５７号公報等に
記載された技術が知られている。
術として、例えば、特開平３−２７６３５７号公報等に
記載された技術が知られている。
【０００３】この従来技術は、アドレスを変換する手段
としてレジスタを用い、アドレス変換手段である前記レ
ジスタに、アドレス変換のための情報を予めセットして
おき、この情報を用いてアドレス変換を行うものであ
る。そして、この従来技術は、Ｉ／ＯマップドＩ／Ｏア
ドレスのメモリマップドＩ／Ｏアドレスへの変換、メモ
リマップドＩ／ＯアドレスのＩ／ＯマップドＩ／Ｏアド
レスへの変換を行うことが可能である。
としてレジスタを用い、アドレス変換手段である前記レ
ジスタに、アドレス変換のための情報を予めセットして
おき、この情報を用いてアドレス変換を行うものであ
る。そして、この従来技術は、Ｉ／ＯマップドＩ／Ｏア
ドレスのメモリマップドＩ／Ｏアドレスへの変換、メモ
リマップドＩ／ＯアドレスのＩ／ＯマップドＩ／Ｏアド
レスへの変換を行うことが可能である。
【０００４】
【発明が解決しようとする課題】前記従来技術は、アド
レス変換情報を保持する手段としてレジスタを用いてい
るので、前記レジスタを１つしか用意しない場合、変換
対象となるＩ／Ｏアドレス空間が広い場合、あるいは、
複数のアドレス空間への写像を行うような場合に使用す
ることができないという問題点を有している。
レス変換情報を保持する手段としてレジスタを用いてい
るので、前記レジスタを１つしか用意しない場合、変換
対象となるＩ／Ｏアドレス空間が広い場合、あるいは、
複数のアドレス空間への写像を行うような場合に使用す
ることができないという問題点を有している。
【０００５】このような問題点を解決するために、前記
レジスタを多数用意する方法が考えられるが、この場
合、アドレス変換回路の物量が大きくなり、回路実装、
及び、価格の面で不都合となるという問題点を生じさせ
る。
レジスタを多数用意する方法が考えられるが、この場
合、アドレス変換回路の物量が大きくなり、回路実装、
及び、価格の面で不都合となるという問題点を生じさせ
る。
【０００６】本発明の目的は、前記従来技術の問題点で
あるＩ／Ｏアドレス変換における拡張性及び汎用性の欠
如について解決し、簡易で安価な回路構成のＩ／Ｏアド
レス変換方式を提供することにある。
あるＩ／Ｏアドレス変換における拡張性及び汎用性の欠
如について解決し、簡易で安価な回路構成のＩ／Ｏアド
レス変換方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば前記目的
は、アドレス変換を行う際に必要となるアドレス変換情
報を、従来のレジスタではなく、ＲＡＭで構成されたＩ
／Ｏマップと呼ばれるテーブルに格納しておくことによ
り達成される。
は、アドレス変換を行う際に必要となるアドレス変換情
報を、従来のレジスタではなく、ＲＡＭで構成されたＩ
／Ｏマップと呼ばれるテーブルに格納しておくことによ
り達成される。
【０００８】そして、本発明は、前記Ｉ／ＯマップのＲ
ＡＭの容量を増加することにより、広いＩ／Ｏアドレス
空間のアドレス変換、複数のアドレス空間への写像を行
うアドレス変換方式を、簡単な回路で、省スペースの回
路実装で、かつ、安価に実現することができる。
ＡＭの容量を増加することにより、広いＩ／Ｏアドレス
空間のアドレス変換、複数のアドレス空間への写像を行
うアドレス変換方式を、簡単な回路で、省スペースの回
路実装で、かつ、安価に実現することができる。
【０００９】前記Ｉ／Ｏマップは、プロセッサの発行す
るＩ／Ｏアクセスアドレスの一部を自らのインデックス
アドレスとして用いる。該アドレスによりアドレッシン
グされた情報をエントリと呼び、エントリは、アドレス
変換後のＩ／Ｏアドレス値から成っており、前記プロセ
ッサの発行するＩ／Ｏアクセスアドレスの代わりに、該
エントリが用いられる。
るＩ／Ｏアクセスアドレスの一部を自らのインデックス
アドレスとして用いる。該アドレスによりアドレッシン
グされた情報をエントリと呼び、エントリは、アドレス
変換後のＩ／Ｏアドレス値から成っており、前記プロセ
ッサの発行するＩ／Ｏアクセスアドレスの代わりに、該
エントリが用いられる。
【００１０】
【作用】前述したアドレス変換を実行する制御手段は、
プロセッサが発行するアクセスアドレスをデコードし、
該アクセスアドレスが、Ｉ／Ｏアクセスアドレスか否か
を判定する。前記制御手段は、該アクセスアドレスがＩ
／Ｏアクセスアドレスであった場合、該Ｉ／Ｏアクセス
アドレスの一部をインデックスアドレスとし、ＲＡＭで
構成された前記アドレス変換手段であるＩ／Ｏマップに
予め設定されたアドレス変換情報、エントリを用い、前
記Ｉ／Ｏアクセスアドレスのうちインデックスアドレス
として用いられる部分に、前記エントリ中の変換後のＩ
／Ｏアドレス値を代入することにより、前記Ｉ／Ｏアク
セスアドレスを所望の任意のＩ／Ｏアクセスアドレスへ
変換、写像することが可能である。
プロセッサが発行するアクセスアドレスをデコードし、
該アクセスアドレスが、Ｉ／Ｏアクセスアドレスか否か
を判定する。前記制御手段は、該アクセスアドレスがＩ
／Ｏアクセスアドレスであった場合、該Ｉ／Ｏアクセス
アドレスの一部をインデックスアドレスとし、ＲＡＭで
構成された前記アドレス変換手段であるＩ／Ｏマップに
予め設定されたアドレス変換情報、エントリを用い、前
記Ｉ／Ｏアクセスアドレスのうちインデックスアドレス
として用いられる部分に、前記エントリ中の変換後のＩ
／Ｏアドレス値を代入することにより、前記Ｉ／Ｏアク
セスアドレスを所望の任意のＩ／Ｏアクセスアドレスへ
変換、写像することが可能である。
【００１１】このとき、変換前後のＩ／Ｏアクセスアド
レスのビット幅は、同じである必要はなく、前記エント
リのビット幅をいくつにするかにより、自由に設定する
ことができる。
レスのビット幅は、同じである必要はなく、前記エント
リのビット幅をいくつにするかにより、自由に設定する
ことができる。
【００１２】
【実施例】以下、本発明によるＩ／Ｏアドレス変換方式
の一実施例を図面により詳細に説明する。
の一実施例を図面により詳細に説明する。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図、図２はＩ／Ｏアドレス変換を説明する図、第３
図はＩ／Ｏマップのエントリを説明する図である。図１
において、１はアドレスバス、２はデータバス、３はア
ドレス変換制御手段、３ａはアドレスデコーダ、３ｂは
セレクタ、３ｃはＯＲゲート、３ｄはＮＯＲゲート、４
はアドレス変換情報保持手段、４ａはＩ／Ｏマップ、４
ｂはゲートである。
ック図、図２はＩ／Ｏアドレス変換を説明する図、第３
図はＩ／Ｏマップのエントリを説明する図である。図１
において、１はアドレスバス、２はデータバス、３はア
ドレス変換制御手段、３ａはアドレスデコーダ、３ｂは
セレクタ、３ｃはＯＲゲート、３ｄはＮＯＲゲート、４
はアドレス変換情報保持手段、４ａはＩ／Ｏマップ、４
ｂはゲートである。
【００１４】なお、図示本発明の一実施例において、プ
ロセッサのアドレス空間は、（００００００００）16〜
（ＦＦＦＦＦＦＦＦ）16の３２ビットの空間、すなわ
ち、４ＧＢであり、そのうち、Ｉ／Ｏアドレス空間とし
て（ＦＣ００００００）16〜（ＦＦＦＦＦＦＦＦ）16の
６４ＭＢの空間を有しており、さらに、このうちのアド
レス変換対象空間は、（ＦＣ００００００）16〜（ＦＣ
ＦＦＦＦＦＦ）16の１６ＭＢの空間であるとする。
ロセッサのアドレス空間は、（００００００００）16〜
（ＦＦＦＦＦＦＦＦ）16の３２ビットの空間、すなわ
ち、４ＧＢであり、そのうち、Ｉ／Ｏアドレス空間とし
て（ＦＣ００００００）16〜（ＦＦＦＦＦＦＦＦ）16の
６４ＭＢの空間を有しており、さらに、このうちのアド
レス変換対象空間は、（ＦＣ００００００）16〜（ＦＣ
ＦＦＦＦＦＦ）16の１６ＭＢの空間であるとする。
【００１５】また、変換先のアドレス空間は、（０００
００００)16〜（ＦＦＦＦＦＦＦ)16の２８ビットのアド
レス空間であり、そのうちのＩ／Ｏアドレス空間は、
（０００００００）16〜（０ＦＦＦＦＦＦ）16の１６Ｍ
Ｂ空間であるとする。さらに、アドレス変換情報をプロ
セッサによるＩ／Ｏアクセスにより任意に設定可能とす
るために、前記アドレス変換情報を格納する手段である
Ｉ／Ｏマップも前記プロセッサのアドレス空間にマッピ
ングされており、そのアドレス空間は、（ＦＤ００００
００）16〜（ＦＤ０００３ＦＦ）16の１ＫＢの空間であ
るとする。
００００)16〜（ＦＦＦＦＦＦＦ)16の２８ビットのアド
レス空間であり、そのうちのＩ／Ｏアドレス空間は、
（０００００００）16〜（０ＦＦＦＦＦＦ）16の１６Ｍ
Ｂ空間であるとする。さらに、アドレス変換情報をプロ
セッサによるＩ／Ｏアクセスにより任意に設定可能とす
るために、前記アドレス変換情報を格納する手段である
Ｉ／Ｏマップも前記プロセッサのアドレス空間にマッピ
ングされており、そのアドレス空間は、（ＦＤ００００
００）16〜（ＦＤ０００３ＦＦ）16の１ＫＢの空間であ
るとする。
【００１６】図１に示す本発明の一実施例において、ア
ドレスバス１、データバス２は、図示しない情報処理装
置のプロセッサに直接接続されているバスであり、それ
ぞれ３２ビットの幅を有している。また、アドレス変換
制御手段３は、３２ビットのＩ／Ｏアクセスアドレス
を、２８ビットのＩ／Ｏアクセスアドレスへ変換する手
段であり、アドレスデコーダ３ａと、セレクタ３ｂとに
より構成されている。
ドレスバス１、データバス２は、図示しない情報処理装
置のプロセッサに直接接続されているバスであり、それ
ぞれ３２ビットの幅を有している。また、アドレス変換
制御手段３は、３２ビットのＩ／Ｏアクセスアドレス
を、２８ビットのＩ／Ｏアクセスアドレスへ変換する手
段であり、アドレスデコーダ３ａと、セレクタ３ｂとに
より構成されている。
【００１７】アドレスデコーダ３ａは、前記３２ビット
のアドレスバス１上のビットである２31〜２12（Ａ３１
〜Ａ１２）をデコードする。このアドレスデコーダ３ａ
は、入力されたアドレスが、（ＦＣＸＸＸＸＸＸ）
16（但し、ＸはＤon't care、以下同様）であるときに
“真”となる出力３ａ１、及び、入力されたアドレス
が、（ＦＤ００００ＸＸ）16、（ＦＤ０００１Ｘ
Ｘ）16、（ＦＤ０００２ＸＸ）16、（ＦＤ０００３Ｘ
Ｘ）16のいずれかであるときに“真”となる出力３ａ２
を持つアドレスデコーダである。
のアドレスバス１上のビットである２31〜２12（Ａ３１
〜Ａ１２）をデコードする。このアドレスデコーダ３ａ
は、入力されたアドレスが、（ＦＣＸＸＸＸＸＸ）
16（但し、ＸはＤon't care、以下同様）であるときに
“真”となる出力３ａ１、及び、入力されたアドレス
が、（ＦＤ００００ＸＸ）16、（ＦＤ０００１Ｘ
Ｘ）16、（ＦＤ０００２ＸＸ）16、（ＦＤ０００３Ｘ
Ｘ）16のいずれかであるときに“真”となる出力３ａ２
を持つアドレスデコーダである。
【００１８】セレクタ３ｂは、アドレス変換情報保持手
段４内のＲＡＭで構成されたＩ／Ｏマップ４ａのアクセ
スアドレスを選択して出力するセレクタであり、このセ
レクタ３ｂは、前記アドレスデコーダ３ａの出力３ａ１
が“真”、すなわち、アドレスバス１上のアドレスが
（ＦＣＸＸＸＸＸＸ）16のときに、前記アドレスバス１
上のビット、２23〜２16（Ａ２３〜Ａ１６）に最下位の
２ビットとして“００”を付加し、１０ビットのアドレ
スとして出力する。
段４内のＲＡＭで構成されたＩ／Ｏマップ４ａのアクセ
スアドレスを選択して出力するセレクタであり、このセ
レクタ３ｂは、前記アドレスデコーダ３ａの出力３ａ１
が“真”、すなわち、アドレスバス１上のアドレスが
（ＦＣＸＸＸＸＸＸ）16のときに、前記アドレスバス１
上のビット、２23〜２16（Ａ２３〜Ａ１６）に最下位の
２ビットとして“００”を付加し、１０ビットのアドレ
スとして出力する。
【００１９】また、セレクタ３ｂは、前記アドレスデコ
ーダ３ａの出力３ａ２が“真”、すなわち、アドレスバ
ス１上のアドレスが（ＦＤ００００ＸＸ）16、（ＦＤ０
００１ＸＸ）16、（ＦＤ０００２ＸＸ）16、（ＦＤ００
０３ＸＸ）16のいずれかである場合に、前記アドレスバ
ス１上のビット、２9〜２0（Ａ９〜Ａ０）をアドレスと
して出力する。
ーダ３ａの出力３ａ２が“真”、すなわち、アドレスバ
ス１上のアドレスが（ＦＤ００００ＸＸ）16、（ＦＤ０
００１ＸＸ）16、（ＦＤ０００２ＸＸ）16、（ＦＤ００
０３ＸＸ）16のいずれかである場合に、前記アドレスバ
ス１上のビット、２9〜２0（Ａ９〜Ａ０）をアドレスと
して出力する。
【００２０】ゲート３ｃは、ＯＲゲートであり、アドレ
スデコーダ３ａの出力３ａ１、３ａ２を入力とし、いず
れかの入力が“真”であるときに、自らの出力３ｃ１を
“真”として出力する。
スデコーダ３ａの出力３ａ１、３ａ２を入力とし、いず
れかの入力が“真”であるときに、自らの出力３ｃ１を
“真”として出力する。
【００２１】ゲート３ｄは、ＮＯＲゲートであり、アド
レスデコーダ３ａの出力３ａ１と、プロセッサからのリ
ード／ライトコントロール信号５とを入力とし、アドレ
スデコーダ３ａの出力３ａ１が“真”のとき、その出力
を“偽”とし、また、アドレスデコーダ３ａの出力３ａ
１が“偽”のとき、その出力が、プロセッサのリード／
ライトコントロール信号５の状態とするように機能す
る。このとき、該信号５は、リードで“真”、ライトで
“偽”となるため、ゲート３ｄの出力は、リードで
“偽”、ライトで“真”となる。
レスデコーダ３ａの出力３ａ１と、プロセッサからのリ
ード／ライトコントロール信号５とを入力とし、アドレ
スデコーダ３ａの出力３ａ１が“真”のとき、その出力
を“偽”とし、また、アドレスデコーダ３ａの出力３ａ
１が“偽”のとき、その出力が、プロセッサのリード／
ライトコントロール信号５の状態とするように機能す
る。このとき、該信号５は、リードで“真”、ライトで
“偽”となるため、ゲート３ｄの出力は、リードで
“偽”、ライトで“真”となる。
【００２２】アドレス変換情報保持手段４は、アドレス
変換のための情報を保持、出力する手段であり、Ｉ／Ｏ
マップ４ａと、ゲート４ｂとを備えて構成されている。
Ｉ／Ｏマップ４ａは、前述したようにＲＡＭで構成され
ているが、ここでは簡単のため、ＲＡＭはＳＲＡＭであ
るものとする。
変換のための情報を保持、出力する手段であり、Ｉ／Ｏ
マップ４ａと、ゲート４ｂとを備えて構成されている。
Ｉ／Ｏマップ４ａは、前述したようにＲＡＭで構成され
ているが、ここでは簡単のため、ＲＡＭはＳＲＡＭであ
るものとする。
【００２３】前記Ｉ／Ｏマップ４ａは、チップセレクト
“真”、ライトイネーブル“偽”で、入力アドレスに対
応するエントリのデータの読み出しが可能であり、ま
た、チップセレクト“真”、ライトイネーブル“真”
で、入力アドレスに対応するエントリに対するデータの
格納が可能である。このＩ／Ｏマップ４ａを構成するＳ
ＲＡＭに対するチップセレクトは、前記ゲート３ｃの出
力３ｃ１、すなわち、アドレスデコーダ３ａの出力３ａ
１及び３ａ２のＯＲをとったものである。また、ライト
イネーブルは、ゲート３ｄの出力がそのまま入力され
る。
“真”、ライトイネーブル“偽”で、入力アドレスに対
応するエントリのデータの読み出しが可能であり、ま
た、チップセレクト“真”、ライトイネーブル“真”
で、入力アドレスに対応するエントリに対するデータの
格納が可能である。このＩ／Ｏマップ４ａを構成するＳ
ＲＡＭに対するチップセレクトは、前記ゲート３ｃの出
力３ｃ１、すなわち、アドレスデコーダ３ａの出力３ａ
１及び３ａ２のＯＲをとったものである。また、ライト
イネーブルは、ゲート３ｄの出力がそのまま入力され
る。
【００２４】前記ライトイネーブル信号は、ライト時、
“真”、リード時、“偽”となる信号であるものとす
る。また、アドレスとしては、前述したように、セレク
タ３ｂの出力が入力される。
“真”、リード時、“偽”となる信号であるものとす
る。また、アドレスとしては、前述したように、セレク
タ３ｂの出力が入力される。
【００２５】ゲート４ｂは、出力４ｂ１と４ｂ２とを有
しており、Ｉ／Ｏマップ４ａの出力である読み出しデー
タを、アドレスデコーダ３ａの出力３ａ１が“真”のと
き４ｂ１側に出力し、また、アドレスデコーダ３ａの出
力３ａ２が“真”のとき４ｂ２側に出力する。
しており、Ｉ／Ｏマップ４ａの出力である読み出しデー
タを、アドレスデコーダ３ａの出力３ａ１が“真”のと
き４ｂ１側に出力し、また、アドレスデコーダ３ａの出
力３ａ２が“真”のとき４ｂ２側に出力する。
【００２６】前述したように、Ｉ／Ｏマップ４ａは、前
記プロセッサのアドレス空間（ＦＤ００００００）16〜
（ＦＤ０００３ＦＦ）16にマッピングされており、該ア
ドレス空間へのプロセッサからのストア命令、ロード命
令により、アドレス変換のための情報であるデータの格
納、読み出しが可能である。このとき、Ｉ／Ｏマップ４
ａを構成するＳＲＡＭに対するチップセレクト３ｃ１
は、アドレスデコーダ３ａの出力３ａ２が“真”となる
ことにより“真”となる。また、Ｉ／Ｏマップ４ａを構
成するＳＲＡＭに対するアドレスは、前述したようにア
ドレスバス１上のビット、２9〜２0（Ａ９〜Ａ０）が使
用される。
記プロセッサのアドレス空間（ＦＤ００００００）16〜
（ＦＤ０００３ＦＦ）16にマッピングされており、該ア
ドレス空間へのプロセッサからのストア命令、ロード命
令により、アドレス変換のための情報であるデータの格
納、読み出しが可能である。このとき、Ｉ／Ｏマップ４
ａを構成するＳＲＡＭに対するチップセレクト３ｃ１
は、アドレスデコーダ３ａの出力３ａ２が“真”となる
ことにより“真”となる。また、Ｉ／Ｏマップ４ａを構
成するＳＲＡＭに対するアドレスは、前述したようにア
ドレスバス１上のビット、２9〜２0（Ａ９〜Ａ０）が使
用される。
【００２７】Ｉ／Ｏマップ４ａからの読み出しデータ
は、前記ゲート４ｂにより、アドレスデコーダ３ａの出
力３ａ２が“真”とされていることから、４ｂ２側に出
力される。この４ｂ２側の出力は、プロセッサのデータ
バス２に接続されており、これによりＩ／Ｏマップ４ａ
のデータをプロセッサにより読み出すことができる。こ
のとき、Ｉ／Ｏマップ４ａのライトイネーブルとして、
ゲート３ｄの出力が入力されているため、ライトイネー
ブルは、プロセッサのリード時“偽”、ライト時“真”
となり、正しく動作する。
は、前記ゲート４ｂにより、アドレスデコーダ３ａの出
力３ａ２が“真”とされていることから、４ｂ２側に出
力される。この４ｂ２側の出力は、プロセッサのデータ
バス２に接続されており、これによりＩ／Ｏマップ４ａ
のデータをプロセッサにより読み出すことができる。こ
のとき、Ｉ／Ｏマップ４ａのライトイネーブルとして、
ゲート３ｄの出力が入力されているため、ライトイネー
ブルは、プロセッサのリード時“偽”、ライト時“真”
となり、正しく動作する。
【００２８】また、プロセッサがアドレス空間（ＦＣＸ
ＸＸＸＸＸ）16へアクセスした場合、アドレスデコーダ
３ａの出力３ａ１が“真”となるため、Ｉ／Ｏマップ４
ａを構成するＳＲＡＭに対するチップセレクト３ｃ１が
“真”となり、また、ライトイネーブルは、前記ゲート
３ｄの作用により、プロセッサのライト、リードにかか
わらず必ず“偽”となるため、Ｉ／Ｏマップ４ａに対す
るアクセスはリード動作のみとなる。
ＸＸＸＸＸ）16へアクセスした場合、アドレスデコーダ
３ａの出力３ａ１が“真”となるため、Ｉ／Ｏマップ４
ａを構成するＳＲＡＭに対するチップセレクト３ｃ１が
“真”となり、また、ライトイネーブルは、前記ゲート
３ｄの作用により、プロセッサのライト、リードにかか
わらず必ず“偽”となるため、Ｉ／Ｏマップ４ａに対す
るアクセスはリード動作のみとなる。
【００２９】このときに読み出されたデータは、前記ゲ
ート４ｂにより、アドレスデコーダ３ａの出力３ａ１が
“真”であるため４ｂ１側に出力される。この４ｂ１側
の出力は、アドレスバス１上のビット２15〜２0の上位
ビットとして付加され、合計２８ビットのアドレスとし
てＩ／Ｏ側へ出力される。
ート４ｂにより、アドレスデコーダ３ａの出力３ａ１が
“真”であるため４ｂ１側に出力される。この４ｂ１側
の出力は、アドレスバス１上のビット２15〜２0の上位
ビットとして付加され、合計２８ビットのアドレスとし
てＩ／Ｏ側へ出力される。
【００３０】次に、前述のように構成される本発明の一
実施例の動作を説明する。
実施例の動作を説明する。
【００３１】図示しないプロセッサは、Ｉ／Ｏアクセ
ス、すなわち、プロセッサのアドレス空間（ＦＣＸＸＸ
ＸＸＸ）16に対するアクセスに先だって、予め、アドレ
ス変換のために必要なデータをアドレス変換情報保持手
段４内のＩ／Ｏマップ４ａにセットするための処理を行
う。
ス、すなわち、プロセッサのアドレス空間（ＦＣＸＸＸ
ＸＸＸ）16に対するアクセスに先だって、予め、アドレ
ス変換のために必要なデータをアドレス変換情報保持手
段４内のＩ／Ｏマップ４ａにセットするための処理を行
う。
【００３２】ここでは、アドレス（ＦＣ００００００）
16〜（ＦＣ００ＦＦＦＦ）16を（０００００００）16〜
（０００ＦＦＦＦ）16に変換するための設定について説
明する。
16〜（ＦＣ００ＦＦＦＦ）16を（０００００００）16〜
（０００ＦＦＦＦ）16に変換するための設定について説
明する。
【００３３】プロセッサは、アドレスバス１に、Ｉ／Ｏ
マップ４ａの１エントリのアドレス、この例ではアドレ
ス（ＦＤ００００００）16を送出すると共に、データバ
ス２上にアドレス変換に必要な情報、すなわち、Ｉ／Ｏ
マップ４ａに設定するエントリデータを送出する。
マップ４ａの１エントリのアドレス、この例ではアドレ
ス（ＦＤ００００００）16を送出すると共に、データバ
ス２上にアドレス変換に必要な情報、すなわち、Ｉ／Ｏ
マップ４ａに設定するエントリデータを送出する。
【００３４】Ｉ／Ｏマップ４ａの１エントリのデータフ
ォーマットは、図３に示すように、３２ビットのフォー
マットで構成されており、そのうちの有効ビットは、下
位１２ビットである。この有効ビットは、最上位ビット
が変換後のアドレスのビット２27（Ａ２７）に対応し、
最下位ビットが変換後のアドレスのビット２16（Ａ１
６）に対応している。
ォーマットは、図３に示すように、３２ビットのフォー
マットで構成されており、そのうちの有効ビットは、下
位１２ビットである。この有効ビットは、最上位ビット
が変換後のアドレスのビット２27（Ａ２７）に対応し、
最下位ビットが変換後のアドレスのビット２16（Ａ１
６）に対応している。
【００３５】この例では、前述のような変換を行うため
のデータとして、（００００００００）16を送出するも
のとする。また、リード／ライトコントロール信号５
は、ライト処理であるために“偽”とされる。アドレス
変換制御手段３内のアドレスデコーダ３ａは、アドレス
バス１上に送出された前記アドレスから、出力３ａ２を
“真”とする。これにより、ゲート３ｃの出力３ｃ１が
“真”となる。また、ゲート３ｄの出力は、アドレスデ
コーダ３ａの出力３ａ２が“真”、リード／ライトコン
トロール信号５が“偽”であるため“真”となる。
のデータとして、（００００００００）16を送出するも
のとする。また、リード／ライトコントロール信号５
は、ライト処理であるために“偽”とされる。アドレス
変換制御手段３内のアドレスデコーダ３ａは、アドレス
バス１上に送出された前記アドレスから、出力３ａ２を
“真”とする。これにより、ゲート３ｃの出力３ｃ１が
“真”となる。また、ゲート３ｄの出力は、アドレスデ
コーダ３ａの出力３ａ２が“真”、リード／ライトコン
トロール信号５が“偽”であるため“真”となる。
【００３６】このため、アドレス変換情報保持手段４内
のＩ／Ｏマップ４ａは、チップセレクト“真”、ライト
イネーブル“真”であり、ライト動作であるため、デー
タバス２上のデータ（００００００００）16の下位１２
ビットを取り込んで保持する。このとき、Ｉ／Ｏマップ
４ａを構成するＳＲＡＭのアドレスは、（００００００
００００）2 、すなわち、Ｉ／Ｏマップの先頭アドレス
であり、この先頭アドレスに先頭エントリの設定が行わ
れたことになる。
のＩ／Ｏマップ４ａは、チップセレクト“真”、ライト
イネーブル“真”であり、ライト動作であるため、デー
タバス２上のデータ（００００００００）16の下位１２
ビットを取り込んで保持する。このとき、Ｉ／Ｏマップ
４ａを構成するＳＲＡＭのアドレスは、（００００００
００００）2 、すなわち、Ｉ／Ｏマップの先頭アドレス
であり、この先頭アドレスに先頭エントリの設定が行わ
れたことになる。
【００３７】前述の動作により、プロセッサは、Ｉ／Ｏ
マップ４ａの先頭エントリに、アドレス変換のために必
要な１２ビットの情報（０００）16を設定したことにな
る。
マップ４ａの先頭エントリに、アドレス変換のために必
要な１２ビットの情報（０００）16を設定したことにな
る。
【００３８】プロセッサは、前述の処理を行った後、い
つでも、アドレス（ＦＣ００００００）16〜（ＦＣ００
ＦＦＦＦ）16を持つＩ／Ｏアクセスに際し、アドレス
（０００００００）16〜（０００ＦＦＦＦ）16へのアド
レス変換を行ってＩ／Ｏアクセスを行うことができる。
つでも、アドレス（ＦＣ００００００）16〜（ＦＣ００
ＦＦＦＦ）16を持つＩ／Ｏアクセスに際し、アドレス
（０００００００）16〜（０００ＦＦＦＦ）16へのアド
レス変換を行ってＩ／Ｏアクセスを行うことができる。
【００３９】すなわち、プロセッサがＩ／Ｏアクセスの
ために、アドレス（ＦＣ００００００）16〜（ＦＣ００
ＦＦＦＦ）16を発行すると、アドレス変換制御手段３内
のアドレスデコーダ３ａは、Ｉ／Ｏアクセスアドレス
（ＦＣ００００００）16〜（ＦＣ００ＦＦＦＦ）16を検
出して、出力３ａ１を“真”とする。
ために、アドレス（ＦＣ００００００）16〜（ＦＣ００
ＦＦＦＦ）16を発行すると、アドレス変換制御手段３内
のアドレスデコーダ３ａは、Ｉ／Ｏアクセスアドレス
（ＦＣ００００００）16〜（ＦＣ００ＦＦＦＦ）16を検
出して、出力３ａ１を“真”とする。
【００４０】これにより、ゲート３ｃの出力３ｃ１は
“真”となり、ゲート３ｄの出力３ｄ１は、プロセッサ
のリード／ライトコントロール信号５の“真”、“偽”
にかかわらず、“偽”となる。これは、アドレス変換情
報保持手段４内のＩ／Ｏマップ４ａに対するチップセレ
クトが“真”、ライトイネーブルが“偽”となり、Ｉ／
Ｏマップ４ａに対し、リード動作が行われることを示
す。
“真”となり、ゲート３ｄの出力３ｄ１は、プロセッサ
のリード／ライトコントロール信号５の“真”、“偽”
にかかわらず、“偽”となる。これは、アドレス変換情
報保持手段４内のＩ／Ｏマップ４ａに対するチップセレ
クトが“真”、ライトイネーブルが“偽”となり、Ｉ／
Ｏマップ４ａに対し、リード動作が行われることを示
す。
【００４１】また、このときのＩ／Ｏマップ４ａに対す
るアドレスは、前記出力３ａ１が“真”であることか
ら、前記Ｉ／Ｏアクセスアドレス（ＦＣ００００００）
16〜（ＦＣ００ＦＦＦＦ）16のビット２23〜２16（Ａ２
３〜Ａ１６）に、最下位２ビットとして‘０’を付加さ
れたもの、すなわち、（００００００００００）2とな
る。
るアドレスは、前記出力３ａ１が“真”であることか
ら、前記Ｉ／Ｏアクセスアドレス（ＦＣ００００００）
16〜（ＦＣ００ＦＦＦＦ）16のビット２23〜２16（Ａ２
３〜Ａ１６）に、最下位２ビットとして‘０’を付加さ
れたもの、すなわち、（００００００００００）2とな
る。
【００４２】従って、このときＩ／Ｏマップ４ａから読
み出されるアドレス変換のための情報は、前述のように
プロセッサにより設定された１２ビットの情報（００
０）16である。この１２ビットの情報は、アドレスデコ
ーダ３ａの出力３ａ１が“真”であることから、ゲート
４ｂにより４ｂ１側に出力される。この４ｂ１側の出力
は、前記アドレスバス１上のビット２15〜２0 の上位ビ
ットとして付加され、２８ビットとなる。
み出されるアドレス変換のための情報は、前述のように
プロセッサにより設定された１２ビットの情報（００
０）16である。この１２ビットの情報は、アドレスデコ
ーダ３ａの出力３ａ１が“真”であることから、ゲート
４ｂにより４ｂ１側に出力される。この４ｂ１側の出力
は、前記アドレスバス１上のビット２15〜２0 の上位ビ
ットとして付加され、２８ビットとなる。
【００４３】前述のようにして得られた２８ビットの情
報は、変換後のＩ／Ｏアクセスアドレスであり、アドレ
ス（ＦＣ００００００）16〜（ＦＣ００ＦＦＦＦ）16か
ら、アドレス（０００００００）16〜（０００ＦＦＦ
Ｆ）16への変換が完了したことになる。
報は、変換後のＩ／Ｏアクセスアドレスであり、アドレ
ス（ＦＣ００００００）16〜（ＦＣ００ＦＦＦＦ）16か
ら、アドレス（０００００００）16〜（０００ＦＦＦ
Ｆ）16への変換が完了したことになる。
【００４４】前述した本発明の一実施例は、３２ビット
のアドレスを２８ビットのアドレスに変換するものであ
るが、本発明は、Ｉ／Ｏマップ４ａのエントリのビット
幅を拡張、あるいは、縮小することにより、任意のビッ
ト幅のアドレスに変換することが可能である。
のアドレスを２８ビットのアドレスに変換するものであ
るが、本発明は、Ｉ／Ｏマップ４ａのエントリのビット
幅を拡張、あるいは、縮小することにより、任意のビッ
ト幅のアドレスに変換することが可能である。
【００４５】前述した本発明の一実施例は、変換するＩ
／Ｏアドレス空間を１６ＭＢとしたが、本発明は、Ｉ／
Ｏマップ４ａのエントリのビット幅を拡張、あるいは、
縮小することにより、任意の大きさのアドレス空間を変
換対象とすることができる。
／Ｏアドレス空間を１６ＭＢとしたが、本発明は、Ｉ／
Ｏマップ４ａのエントリのビット幅を拡張、あるいは、
縮小することにより、任意の大きさのアドレス空間を変
換対象とすることができる。
【００４６】また、本発明は、Ｉ／Ｏマップ４ａに複数
の変換情報を格納することにより、１つのアドレスを複
数のアドレス空間に写像するようにすることができ、ま
た、Ｉ／Ｏマップ４ａ内の変換情報を容易に書き替える
ことができるので、Ｉ／Ｏアーキテクチャの変更等に対
しても容易に対応することが可能である。
の変換情報を格納することにより、１つのアドレスを複
数のアドレス空間に写像するようにすることができ、ま
た、Ｉ／Ｏマップ４ａ内の変換情報を容易に書き替える
ことができるので、Ｉ／Ｏアーキテクチャの変更等に対
しても容易に対応することが可能である。
【００４７】さらに、前述した本発明の実施例は、Ｉ／
ＯマップドＩ／ＯアドレスをメモリマップドＩ／Ｏアド
レスへ変換すること、及び、メモリマップドＩ／Ｏアド
レスをＩ／ＯマップドＩ／Ｏアドレスへ変換することが
可能である。
ＯマップドＩ／ＯアドレスをメモリマップドＩ／Ｏアド
レスへ変換すること、及び、メモリマップドＩ／Ｏアド
レスをＩ／ＯマップドＩ／Ｏアドレスへ変換することが
可能である。
【００４８】
【発明の効果】以上説明したように本発明によれば、拡
張性及び汎用性を備えたＩ／Ｏアドレス変換を、簡易で
安価な回路により行うようにすることができるので、情
報処理装置に、該情報処理装置とは異なるアーキテクチ
ャからなるＩ／Ｏを導入する場合も、そのときに生じる
Ｉ／Ｏアドレスの不整合を解決することができる。
張性及び汎用性を備えたＩ／Ｏアドレス変換を、簡易で
安価な回路により行うようにすることができるので、情
報処理装置に、該情報処理装置とは異なるアーキテクチ
ャからなるＩ／Ｏを導入する場合も、そのときに生じる
Ｉ／Ｏアドレスの不整合を解決することができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】Ｉ／Ｏアドレス変換を説明する図である。
【図３】Ｉ／Ｏマップのエントリを説明する図である。
１ アドレスバス ２ データバス ３ アドレス変換制御手段 ３ａ アドレスデコーダ ３ｂ セレクタ ３ｃ ＯＲゲート ３ｄ ＮＯＲゲート ４ アドレス変換情報保持手段 ４ａ Ｉ／Ｏマップ ４ｂ ゲート
Claims (7)
- 【請求項１】 プロセッサと、前記プロセッサのアドレ
ッシングによりアクセスされるＩ／Ｏとからなる情報処
理システムにおいて、アドレス変換制御手段と、アドレ
ス変換のためのアドレス変換情報を有するアドレス変換
情報保持手段とを備え、前記変換情報を用いて、前記プ
ロセッサのＩ／Ｏアドレス空間を、所望する任意のアド
レス空間に写像することを特徴とするＩ／Ｏアドレス変
換方式。 - 【請求項２】 前記アドレス変換情報は、アドレス変換
情報保持手段に予め格納されていることを特徴とする請
求項１記載のＩ／Ｏアドレス変換方式。 - 【請求項３】 前記アドレス変換情報は、アドレス変換
情報保持手段に、前記プロセッサから任意に設定される
ことを特徴とする請求項１記載のＩ／Ｏアドレス変換方
式。 - 【請求項４】 前記アドレス変換情報保持手段は、ＲＡ
Ｍにより構成され、複数のアドレス変換情報をセットす
ることが可能であることを特徴とする請求項１、２また
は３記載のＩ／Ｏアドレス変換方式。 - 【請求項５】 前記アドレス変換情報保持手段は、前記
プロセッサからのＩ／Ｏアドレスの一部のアドレスを用
いてアクセスされることを特徴とする請求項１ないし４
のうち１記載のＩ／Ｏアドレス変換方式。 - 【請求項６】 請求項１ないし５のうち１記載のＩ／Ｏ
アドレス変換方式を使用して、Ｉ／ＯマップドＩ／Ｏア
ドレスをメモリマップドＩ／Ｏアドレスへ変換すること
を特徴とするＩ／Ｏアドレス変換方式。 - 【請求項７】 請求項１ないし５のうち１記載のＩ／Ｏ
アドレス変換方式を使用して、メモリマップドＩ／Ｏア
ドレスをＩ／ＯマップドＩ／Ｏアドレスへ変換すること
を特徴とするＩ／Ｏアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP576392A JPH05189352A (ja) | 1992-01-16 | 1992-01-16 | Ｉ／ｏアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP576392A JPH05189352A (ja) | 1992-01-16 | 1992-01-16 | Ｉ／ｏアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189352A true JPH05189352A (ja) | 1993-07-30 |
Family
ID=11620170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP576392A Pending JPH05189352A (ja) | 1992-01-16 | 1992-01-16 | Ｉ／ｏアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189352A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969072A (ja) * | 1995-08-31 | 1997-03-11 | Nec Corp | メモリマップトｉ／ｏ制御回路 |
| US5721947A (en) * | 1995-05-15 | 1998-02-24 | Nvidia Corporation | Apparatus adapted to be joined between the system I/O bus and I/O devices which translates addresses furnished directly by an application program |
| WO2000070454A1 (fr) * | 1999-05-17 | 2000-11-23 | Technowave, Ltd. | Procede pour faciliter le partage de donnees entre des programmes d'application et des acces a des appareils peripheriques a programmes d'application au moyen d'adresses partagees |
| WO2001044967A1 (en) * | 1999-12-14 | 2001-06-21 | Fujitsu Limited | Multiprocessor system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283760A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | Ｉ／ｏアドレス変換機構 |
| JPH03123949A (ja) * | 1989-10-06 | 1991-05-27 | Hitachi Ltd | 入出力アドレス変換回路および計算機システム |
| JPH03276357A (ja) * | 1990-03-27 | 1991-12-06 | Hitachi Ltd | ｉ／ｏアドレス変換方式 |
-
1992
- 1992-01-16 JP JP576392A patent/JPH05189352A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283760A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | Ｉ／ｏアドレス変換機構 |
| JPH03123949A (ja) * | 1989-10-06 | 1991-05-27 | Hitachi Ltd | 入出力アドレス変換回路および計算機システム |
| JPH03276357A (ja) * | 1990-03-27 | 1991-12-06 | Hitachi Ltd | ｉ／ｏアドレス変換方式 |
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|---|---|---|---|---|
| US5721947A (en) * | 1995-05-15 | 1998-02-24 | Nvidia Corporation | Apparatus adapted to be joined between the system I/O bus and I/O devices which translates addresses furnished directly by an application program |
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| WO2000070454A1 (fr) * | 1999-05-17 | 2000-11-23 | Technowave, Ltd. | Procede pour faciliter le partage de donnees entre des programmes d'application et des acces a des appareils peripheriques a programmes d'application au moyen d'adresses partagees |
| WO2001044967A1 (en) * | 1999-12-14 | 2001-06-21 | Fujitsu Limited | Multiprocessor system |
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