KR890008426Y1 - 메모리 맵에서의 선택 뱅킹 회로 - Google Patents

Abstract

내용 없음.

Description

메모리 맵에서의 선택 뱅킹 회로

제1도는 메모의 맵의 구성도.

제2도는 종래의 회로 구성도.

제3도는 본 고안의 회로 구성도.

* 도면의 주요부분에 대한 부호의 설명

1,2 : 뱅킹룸 3,4,6 : 노아게이트

5 : 래치부 S₁,S₂: 래치제어신호

본 고안은 메모리 특히 롬(ROM)의 확장중 동일한 어드레스를 갖는 메모리 확장방법인 뱅킹(Banking)회로에 관한 것으로서, 특히 메모리를 사용하는 디지틀 분야에 적용 가능한 메모리맵(Memory Map)에서의 선택뱅킹 회로에 관한 것이다.

예컨데, 64K Byte의 롬영역을 뱅킹으로 구성할 경우 종래에는 제2도에 도시한 바와같이 4개의 16K Byte롬을 사용하여 구성하였던바, 뱅킹롬(ROM₁)은 A₁의 위치로 되고, 뱅킹롬(ROM₂)은 A₂의 위치, 뱅킹롬(ROM₃)은 A₃의 위치, 뱅킹롬(ROM₄)은 A₄의 위치에 해당하게 된다.

이와같이하여 뱅킹롬(ROM₂∼ROM₄)을 선택할 경우에는 래치부(10)의 입력인 래치제어신호(S₁∼S₃)중 원하는 하나의 신호를 작동시켜 뱅킹롬(ROM₂∼ROM₄)의 출력인에이블 단자중 어느 하나의 단자를 인에이블 시키도록 하였다.

그러나, 제2도와 같은 종래의 회로는 64K Byte의 롬 영역을 뱅킹으로 구성할경우 16K Byte의 롬을 4개 사용하여야 하므로 매우 비경제적인 결점이 있었다.

따라서, 본 고안은 이러한 사정을 감안하여 2개의 롬과 래치부 및 노아게이트 등을 이용한 간단한 회로 구성으로서 래치부의 출력신호를 노아게이트에서 논리 조합하여 메모리 맵에서의 원하는 부분을 용이하게 선택하기 위한 회로를 제공하는게 그 목적이 있다.

이러한 목적을 달성하기 위한 본 고안의 기술적 구성를 제3도를 참조하여 설명하면 다음과 같다.

제3도는 본 고안의 회로 구성도인바, 이에 도시한 바와 같이, 중앙처리장치(도시하지 않았음)로 부터 공급되는 어드레스신호(A_ø∼A₁₄)는 64K Byte의 메모리 용량을위해 각각 32K Byte의 메모리 용량을 갖는 뱅킹롬(1)(2)중 뱅킹롬(1)에 인가된다.

그리고, 어드레스 (A_ø∼A₁₄)중 최상위 어드레스 지정비트(A₁₄)는 노아게이트(3,4)의 일측 입력단자에 동시에 입력되는바, 노아게이트(3,4)의 타측 입력단자에는 래치제어신호(S₁,S₂)에 의해 동작하는 래치부(5)의 제1래치 출력단자(Q₁)가 연결되며,래치부(5)의 제2래치 출력단자(Q₂)는 뱅킹롬(20의 최상위어드레스단자(A₁₄)에 연결되어 있다.

노아게이트(3)는 두개의 입력단자에 인가되는 신호를 논리 조합하여 뱅킹롬(1)의 출력 인에이블 단자를 인에이블 또는 디스 에이블 시키며, 노아게이트(4)는두개의 입력단자에 인가되는 신호를 논리 조합하여 일측 입력단자가 접지되어 인버터로서 작동하는 노아게이트(6)의 타측 입력단자에 인가한다.

이때 노아게이트(6)는 입력된 신호를 반전시켜 뱅킹롬(2)의 출력 인에이블단자를 인에이블 또는 디스 에이블 시킨다.

제3도에 도시한 뱅킹롬(1)은 중앙처리 장치로부터 공급되는 어드레스 신호(A₁₄)가 하이 또는 로우일 경우에 제1도에 도시한 메모리 맵의 상단부분(A₁)과 하단부분(A₂)을 선택하기 위한 것이고, 뱅킹롬(2)은 래치부(5)의 제2래치 출력단자(Q₂)가 하이또는 로우일 경우에 제1도에 도시한 메모리 맵의 A₃부분 또는 A₄부분을 선택하기 위한 것이다.

제3도중 미설명부호는 뱅킹룸의 칩선택 신호를 표시한다.

이와같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.

우선, 제1도에 도시한 A₁의 위치를 선택하고자 할 경우, 제3도에 도시한 최상위비트인 어드레스 신호(A₁₄)는 하이상태가 되는바, 이 경우 래치부(5)의 래치제어신호(S₁,S₂)의 상태는 무시된다. 그리고, A₁위치선택을 위해를 인에이블(로우상태)시키면, 뱅킹롬(1)이 선택될 수 있다.

즉, 노아게이트(3)의 일측단자에는 하이상태의 최상위 어드레스 지정비트(A₁₄)가 인가되므로 노아게이트(3)의 출력은 로우상태가 되어 뱅킹롬(1)의 출력 인에이블단자에 인가된다.

따라서, 뱅킹롬(1)은 이에인블되므로 뱅킹롬(1)의 상단부분인 A₁이 선택된다.한편, 노아게이트(4)의일측 입력단자에도 하이상태의 어드레스신호(A₁₄)가 인가되는바, 이때 노아게이트(4)는 출력역시 로우로 되는데, 이 로우신호는 일측 입력단자가 접지되어 인버터로써 작용하는 노아게이트(6)의 타측 입력단자에 인가된다.

그러면 노아게이트(6)는 입력된 로우상태의 신호를 하이상태로 반전시켜 뱅킹롬(2)의 출력 인에이블단자에 인가시켜 뱅킹롬(2)을 디스에이블 시킨다.

여기에서 인버터로써 작동하는 노아게이트(6)를 사용한 이유는 뱅킹롬(1)이 작동할 경우에는 뱅킹롬(2)을 비작동시키고, 뱅킹롬(1)이 작동하지 않을 경우에는 뱅킹롬(2)을 작동시키기 위한 것이다.

결국, 최상위 어드레스 지정 비트신호(A₁₄)를 하이상태로 하고, 칩선택 신호를인에이블 시키면, 뱅킹롬(1)에 의해 뱅킹롬의 상단부분인 A₁부분만이 선택될 수가 있다.

한편, A₂부분을 선택하고자 할 경우, 최상의 어드레스 지정 비트신호(A₁₄)는로우이고, 어드레스 라인단자(A_ø∼A₁₃)는 하이상태를 유지하게 된다. 이때 래치부(5)의래치 제치세어신호(S₂)만이 하이상태가 된다. (이것은 사용자가 프로그램함에 따라 가능한 것임). 그러면, 래치부(5)의 제1래치 출력단자(Q₁)에서는 하이상태의 신호가 출력되어 노아게이트(3,4)의 타측 입력단자에 동시에 입력된다.

그리고, 노아게이트(3,4)의 일측 입력단자에는 로우상태의 어드레스신호(A₁₄)가 인가되므로, 노아게이트(3,4)의 출력은 모두 로우상태가 되는바, 노아게이트(3)의출력은 뱅킹롬(1)의 출력 인에이블단자를 인에이블시켜 뱅킹롬(1)의 하단부분즉, 어드레스신호(A_ø∼A₁₃)에 의한A₂부분을 선택한다.

그러나, 노아게이트(4)에서 발생된 오우 상태의 신호는 노아게이트(6)에 의해하이상태로 반전되므로 뱅킹롬(2)은 디스에이블된다.

결국 메모리맵의 A₂부분을 선택하고자 할 경우에는 최상의 어드레스 지정 비트(A₁₄)를 로우로 하고, 래치부(5)의 래치제어신호(S₁)만을 하이상태로 하면 부분만이 선택될 수 있다.

그리고, A₃부분을 선택하고자 할 경우, 래치부(5)의 래치제어신호(S₁)를 로우로 하고, 래치제어신호(S₂)를 하이로 하며, 중앙처리 장치로부터 공급되는 최상의 어드레스 지정 비트(A₁₄)를 로우로 한다.

그러면, 래치부(5)의 제2래치 출력단자(Q₂)는 하이 상태가 되는바, 이 제2래치출력단자(Q₂)는 뱅킹롬(2)의 어드레스 진호단자(A₁₄)에 연결된다.

그리고, 래치부(5)의 제1래치 출력단자(Q₁)에서는 로우상태의 신호가 출력되어 노아게이트(3,4)의 타측 입력단자에 동시에 입력된다.

이때 노아게이트, (3,4)의 일측 입력단자에는 어드레스 신호(A₁₄)에 의한 로우신호가 인가되므로 노아게이트(3,4)는 하이상태의 신호를 각각 출력한다.

그러면, 노아게이트(3)의 출력신호는 뱅킹롬(1)의 출력 인에이블 단자에인가되어 뱅킹롬(1)을 디스에이블시키고, 노아게이트(4)의 출력신호는 노아게이트(6)의 타측 입력단자에 인가되는바, 노아게이트(6)는 입력된 하이상태의 신호를 로우상태로 반전시켜 뱅킹롬(2)의 출력 인에이블단자에 인가하여 뱅킹롬(2)을 인에이블시킨다.

따라서, 뱅킹롬(2)은 래치부(5)의 래치제어신호(S₁,S₂)를 모드 로우상태로 한다.

이럴경우, 래치부(5)의 제1및 제2래치 출력단자(Q₁,Q₂)의 상태는 모두 로우이므로 전술한 바와 같이 뱅킹롬(1)은 디스에이블되고, 뱅킹롬(2)은 인에이블 되지만, 어드레스신호(A₁₄)가 로우이기 때문에 어드레스신호(A_ø∼A₁₃)에 의한 뱅킹롬(2)의 하단부분인 A₄가 선택됨을 알 수 있다.

이상과 같이 동작되는 본 고안은 종래의 뱅킹롬의 갯수가 줄어들고 회로의 구성을 간략화하여 코스트를 줄일 수 있는 경재적인 효과를 가져올 수 있는 특징을 지닌 것이다.

비록 본 고안이 64K Byte의 뱅킹에 관해 기술하였을지라도 본 고안은 이에 한정되는 것이 아니라 하기의 등록청구 범위 내에서 많은 변경 및 수정이 있을수도 있다.

예컨데 32K Byte의 뱅킹을 위해서는 종래에서와 같이 8K Byte ROM을 4개 사용하는 대신에16K Byte ROM을 두개 사용하면 이루어질 수 있음이 명백하다.

Claims (1)

1. 중앙처리 장치로부터의 어드레스 신호에 의해 동작되며 소정의 동일한 기억용량을 갖는 2개의 제1및 제2 롬과, 제1 및 제2래치 출력신호를 발생하는 래치부를 구비하여 상기 제 1및 제2롬이 메모리 영역을 임의로 선택하기 위한 메모리 맵의 선택 뱅킹 회로에 있어서, 상기 중앙처리 장치로부터 발생되어 제1롬에 공급되는 최상위 어드레스 지정비트가 하이상태일 경우에는 상기의 지정비트를 코팅하여 상기 제1롬의 상단 메모리 영역을 선택하고, 상시의 최상위 어드레스 지정비트가 로우상태일 경우에는 상기 래치부에서 출력되는 하이상태의 제1래치 출력신호와 상기 최상위 지정비트를 논리 조합하여 상기 제1롬의 하단메모리 영역을 선택하는신호를 발생시키기 위한 제1출력 인에이블 신호 발생부 및 상기 최상위 어드레스 지정비트가 로우 상태일 경우 로우상태의 제1래치 출력신호와 최상위 지정비트를 논리 조합하여 상기 제2롬의 출력을 인에이블 시키기 위한 신호를 발생시켜, 제2롬의 최상위 어드레스 비트단자에 연결된 상기 제2롬의 출력신호가 하이일 경우에는 제2롬의 상단 메모리 영역을 선택하고, 제2래치 신호가 로우일 경우에는 제2롬의 하단 메모리 영역을 선택 하기 위한 제 2 출력 인에이블 신호 발생부로 구성시켜서 됨을 특징으로 하는 메모리 맵의 선택 뱅킹회로.