KR910004585Y1 - 가변성 어드레스를 가지는 디코딩회로 - Google Patents

Abstract

내용 없음.

Description

가변성 어드레스를 가지는 디코딩회로

제 1 도는 제 1 도는 본 고안에 따른 회로도.

제 2 도는 제 1 도에 따른 어드레스 디코딩 테이블.

* 도면의 주요부분에 대한 부호의 설명

10 : 비교기 20, 30 : 제 1, 제2 디코더

본 고안은 컴퓨터 시스템에 있어서 어드레스 디코딩회로에 관한 것으로, 특히 가변성 어드레스를 가지는 디코딩 회로에 관한 것이다.

일반적으로 퍼스널 컴퓨터(Personal Computer)내에서 내장하는 보드(Board)들 사이에 사용되는 어드레스들이 중복되는 것을 회피하고저하여 지정된 특정번지를 선택하는 어드레스 디코더(Address decoder)를 가지고 있다.

상기와 같이 소정영역을 선택하기 위한 종래의 어드레스 디코더는 소정갯수의 단일 디코더칩(Decoder Chip)과 몇 개의 게이트(gate)를 이용하여MPU(Microprocessor)등으로부터 출력되는 어드레스를 디코딩하여 특정보드(Board) 및 회로를 선택하였다.

그러나 상기와 같이 어드레스를 디코딩하는 어드레스 디코더는 하기와 같은 문제가 있어왔다.

퍼스널 컴퓨터의 확장슬롯(Exitension Slot)에서 임의의 보드(Board)가 특정한 어드레스를 부여 받아 사용한다면, 또다른 보드가 부가될때에는 동일한 어드레스영역을 사용할 수가 없게된다.

즉 특정기능의 보드를 선택(Option) 확장시에 어드레싱이 문제시되어 보드를 부가 사용할수 없게된다.

따라서 본 고안의 목적은 시스템의 어드레스와 딥스위치(Dip Switch)로써 입력되는 프리세트 어드레스(Preset address)를 비트비교기로 비교하여 유저가 어드레스를 선택할수 있도록 하는 회로를 제공함에 있다.

본 고안의 또다른 목적은 시스템 어드레스와 프리세트 어드레스를 입력 비교하는 비트 비교기의 출력으로써 특정 어드레스를 세트하고, 세팅된 어드레스와 동일한 어드레스를 억세스시 시스템의 특정 어드레스를 디코딩하여 디바이스(Device)를 선택 구동할수 있도록 하는 회로를 제공함에 있다.

이하 본고안을 첨부환 도면을 참조하여 상세히 설명한다.

제 1 도는 본고안의 따른 회로도로서, 소정비트를 입력할 수 있는 제1, 제2입력단자(P0-P7)(Q0-Q7)와 출력단자를 가지며 상기 제1입력단자(P0-P7)로 입력되는 시스템 제1어드레스(A1-A11)와 상기 제2입력단자(Q0-Q7)를 입력되는 프리세트 어드레스(Preset adress)를 비교하여 두단자의 입력이 동일시에 출력단자로 비교일치 신호를 출력하는 비교기(10)와, 상기 비교기(10)로부터 출력되는 비교일치 신호에 의해 인에이블되어 상기 시스템 제1어드레스의 특정비트를 디코딩 출력하는 제1디코더(20)와, 상기 제2디코더(20)의 특정 출력단자의 출력논리에 의해 인에이블되어 시스템의 하위영역인 제2어드레스(A1-A3)를 디코딩하여 제이신호(Cotrol Signal)를 제공하는 제2디코더(30)로 구성된다. 상기중 미설명 참조부호 S1-S3는 프리세트 어드레스 가변용 딥스위치(Dip Switch)이다.

참조번호 100은 시스템 어드레스이다.

제 2 도는 제 1 도의 스위치(S1-S3)의 스위칭에 따른 어드레스 디코딩 테이블이다.

상기 제 1 도의 동작예를 제 2 도를 참조하여 설명함에 앞서, 설명의 편의를 도모하기 위하여 시스템 어드레스중 선택이 가능한 주소를 200H 3FFH까지라고 가정하여 설명한다.

상기와 같이 시스템 어드레스의 선택영역을 가정할 경우 8비트 입력을 갖는 비교기(10)의 제1입력단자(P0-P7) 입력중 변화를 초래하는 부분은 A6, A7, A8의 어드레스만 해당함으로 딥스위치(S1,S2,S3)를 제2입력단자(Q0-Q7)의 단자(Q4,Q3,Q2)에 각각 부착하였다.

그리고 시스템 어드레스중 A9, A10, A11은 변화하지 않기 때문에 이 입력에 대응하는 제2입력단자(Q0-Q7)중의 단자(Q5-Q7)은 "1"혹은 "0"으로 세트하여도 무방하다.

또한 상기 비교기(10)의 출력단자의 출력은 제1입력단자(P0-P7)로 입력되는 시스템 어드레스(A4-A11)와 제2입력단자(Q0-Q7)로 입력되는 프리세트 어드레스(Preset address)가 동일한 값을 갖는 경우에안 액티브 "로우"로 출력되어 제1디코더(20)를 인에이블 시키게 되어있다.

지금 상기 제 1 도와 같이 구성된 회로에 있어서, 비교기(10)의 출력단자의 출력은 전술한 바와같이 제1입력단자(P0-P7)와, 제2입력단자(Q0-Q7)의 논리값이 같을때에만 출력이 가능하다. 즉 딥스위치(S1-S3)의 스위칭에 따른 스위칭 신호를 입력하는 제2입력단자(Q0-Q7)의 신호와 제1입력단자(P0-P7)로 입력되는 A6-A11까지의 어드레스가 선택가능한 영역인 200H에서 3FFH중 특정한 주소일 경우 비교기(10)의 출력단자는 "로우"로 출력된다.

예를들어 딥스위치(S1-S3)가 제 2 도와 같이 모두 "온"되었을 때 시스템 어드레스 A6, A7, A8이 모두 "로우"로 입력되면 비교기(10)는 제1, 제2입력단자(P0-P7)(Q0-Q7)로 입력되는 어드레스 200H를 비교하여 "로우"를 제2디코더(20)의 인에이블단자에 입력시킨다. (딥스위치와 선택되어지는 어드레스와의 관계는 제 2 도의 테이블에 도시됨)

이때 제2디코더(20)가 인에이블되며, 상기 제2디코더(20)는 비교기(10)의 제1, 제2입력단자(P0-P7)(Q0-Q7)의 동일위치비트(P0-P1)(Q0-Q1)에 동시에 입력되는 어드레스 A4, A5를 디코딩하여 출력한다. 따라서 제1디코더(20)는 입력되는 어드레스 A4, A5를 디코딩하여 출력단자(1Y0-1Y3)로 출력한다.

그러므로 제1디코더(20)를 이용하여 출력단1Y0-1Y3까지 선택적으로 선택사용이 가능하게 된다.

상기 제1디코더(20)의 입력을 시스템 어드레스 A4, A5와 접속한 것을 상기 출력단(1Y0:CS0)와 (1Y1:CS1)이 각각 16개의 메모리를 가지는 보드와 연결하기 위함이다.

즉, 200H로 선택된 경우 200H에서 20FH까지 16개의 제1디코더(20)의 출력(1Y0)를 액티브 로우로 하고, 210H-21FH까지 16개는 제1디코더(20)의 출력단자(1Y0)를 액티브 "로우"가 되도록하여 특정 보드내의 디바이스가 선택되도록 한다.

한편 상기 제1디코더(20)에 입력되는 어드레스중 A5가 "하이"상태인 경우에는 A4의 입력에 따라 출력단자(1Y2)(1Y3)의 출력이 액티브 "로우"로 출력되어진다.

예를들면 비교기(10)에 입력되는 시스템 어드레스가 220H-23FH의 값으로 입력시에는 제2디코더(30)가 제1디코더(20)의 출력단자(1Y2)의 "로우"출력에 의해 인에이블된다. 따라서 시스템 하위 어드레스 A1, A2, A3를 입력하는 제2디코더(30)는 입력에 따른 디코딩 신호를 디바이스 콘트롤신호(Device Control Signal)즉 셀렉터신호(Select)로써 할수있어 이를 이용할수 있다.

상술한 바와같이 본 고안은 시스템 어드레스의 특정 어드레스 값을 임의의 가변성을 가지는 프리세트 어드레스와 비교하여 특정 어드레스만 선택 디코딩 출력할 수 있고, 상기 선택된 어드레스 디코딩 값에 의해 어드레스 디코딩 값을 출력할수 있어 특정한 어드레스에서 옵션보드등을 확장시킬수 있는 이점이 있다.

Claims (1)

1. 가변성 어드레스를 가지는 디코딩회로에 있어서, 소정비트를 입력할 수 있는 제1, 제2입력단자(P0-P7)(Q0-Q7)와 출력단자를 가지며 상기 제1입력단자(P0-P7)로 입력되는 시스템 제1어드레스(A1-A11)와 상기 제2입력단자(Q0-Q7)를 입력되는 프리세트 어드레스를 비교하여 두단자의 입력이 동일시에 출력단자로 비교일치 신호를 출력하는 비교기(10)와, 상기 비교기(10)로부터 출력되는 비교 일치 신호에 의해 인에이블되어 상기 시스템 제1어드레스의 특정비트를 디코딩 출력하는 제1디코더(20)와, 상기 제2디코더(20)의 특정 출력단자의 출력논리에 의해 인에이블되어 시스템의 하위영역인 제2어드레스(A1-A3)를 디코딩하여 제어신호를 제공하는 제2디코더(30)로 구성함을 특징으로 하는 가변성 어드레스를가지는 디코딩회로.