KR0186039B1 - 메모리 및 입/출력장치의 어드레스 디코딩장치 - Google Patents
메모리 및 입/출력장치의 어드레스 디코딩장치 Download PDFInfo
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Abstract
본 발명은 메모리 및 입/출력장치의 어드레스 디코딩 장치에 관한 것으로, 종래에는 메모리와 입출력장치간의 중복 어드레스가 많아 메모리 활용도가 떨어지는 단점이 있었다.
본 발명은, 최상위 어드레스[A(15)]에 따라 제1램(2)을 선택하는 제1램선택수단과, 상위 8비트 어드레스[A(8) - A(15)]를 낸드조합하여 입/출력장치 선택신호 발생수단과, 그 입/출력장치 선택신호에 의해 동작되어 어드레스[A(4), A(5)]의 조건에 따라 각종 입/출력장치의 선택신호를 출력하는 디코딩수단과, 상기 최상위 어드레스 [A(15)]를 반전시킨 신호에 따라 동작되어 상기 입/출력장치 선택신호 발생수단의 출력신호 및 상기 최상위 어드레스[A(15)]에 따른 제2램을 선택하는 제2램 선택수단으로 구성함으로써, 제2램과 입/출력장치를 서로 배타적으로 선택하고, 메모리와 입/출력 장치 어드레스의 중복을 최소화시키도록 하였다.
Description
제1도는 종래 어드레스 디코딩에 따른 메모리맵과 입/출력장치 맵의 어드레스 중복범위 설명도.
제2도는 종래 메모리 및 입/출력장치의 어드레스 디코딩장치의 회로도.
제3도는 종래 어드레스 디코딩장치에 따른 어드레스 할당을 보인 표. [표1]
제4도는 본 발명에 의한 메모리 및 입/출력장치의 어드레스 디코딩 장치의 회로도.
제5도는 본 발명에 의한 어드레스 디코딩장치에 어드레스 할당을 보인표. [표2]
제6도는 본 발명에 의한 어드레스 디코딩에 따른 메모리맵과 입/출력장치 맵의 어드레스 중복범위 설명도.
* 도면의 주요부분에 대한 부호의 설명
100 : 디코딩부 111, 112, 142, 143 : 반전게이트
120 : 낸드게이트 130 : 디코더
141 : 제2램선택신호발생기
본 발명은 씨피유(CPU)에 의해 할당되는 메모리 맵과 입/출력맵의 어드레스 디코딩장치에관한 것으로, 특히, 중복을 최소화함과 아울러 메모리와 입/출력장치를 배타적으로 선택하여 사용하지 않는 어드레스가 없이 모두 활용할 수 있도록 한 메모리 및 입/출력장치의 어드레스 디코딩장치에 관한 것이다.
종래 씨이유(예; 80C31 CPU)의 어드레스 할당 범위가 0000(H)에서 FFFF(H)까지 64K 바이트를 사용할 수 있으나, 제1도에 도시된 바와 같이 메모리 맵(Map) 어드레스가 0000(H)에서 FFFF(H)까지 사용되고, 입/출력(I/O) 어드레스가 F100(H)에서 F3FF(H)까지 사용된다.
이에따라 메모리 어드레스와 입/출력 어드레스가 중복구성되므로, 메모리에서는 그 중복부분인 F100(H)에서 F3FF(H) 까지는 사용하지 못하도록 되어 있다.
제2도는 종래 메모리 및 입/출력 어드레스 디코딩장치의 회로도로서, 이에 도시된 바와 같이 씨피유(4)의 버스상에 롬(1), 제1램(RAM1)(2) 및 제2램(RAM2)(3)이 결선되고, 선택기(5)에 의해 상기 씨피유(4)의 각포트를 어드레스 포트로 또는 데이터 포트로 사용할 수 있도록 선택하도록 되어있으며, 디코딩부(10)는, 상기 씨피유(4)의 최상위 어드레스[A(15)]에 의거하여 상기 제1램(2) 및 제2램(3)을 선택적으로 칩 인에이블시키는 두개의 반전 게이트(11)(12)와, 상기 씨피유(4)의 상위 4비트 어드레스[A(12) - A(15)]를 낸드조합하는 낸드게이트(13)와, 그 낸드게이트(13)의 출력신호에 의거하여 상기 제1램(2)의 어드레스[A(8), A(9)]에 따른 입/출력 인에이블신호(CS1 = I/01, CS2 = I/02, CS3 = I/03)를 출력하는 디코더(14)로 디코딩장치가 구성된다.
이와 같이 이루어진 디코딩장치는, 씨피유(4)로부터 받은 최상위비트 어드레스[A(15)]가 로우(L)이면, 제1반전게이트(11)의 출력이 하이(H)가 되어 제2램(3)은 동작하지 않고, 제2반전게이트(12)의 출력이 로우가 되므로, 제1램(2)이 동작하게 된다.
또한, 상기 최상위비트 어드레스[A(15)]가 로우이므로, 낸드게이트(13)의 출력은 하이가 되어 디코더(14)는 동작하지 않게 된다.
즉, 최상위비트 어드레스[A(15)]가 로우이면, 제1램이 선택되어 동작되고, 각종 입/출력 장치(예; RTC, 모뎀, 프린터 등)은 선택되지 않게 된다.
한편, 상기 최상위비트 어드레스[A(15)]가 하이(H)이면, 상기 두개의 반전게이트(11) (12)에 의해 제2램(3)은 동작되고, 제1램(2)은 동작되지 않게 되며, 동시에 상위비트 어드레스[A(12) - A(14)]의 조건에 따라 낸드게이트(13)의 출력이 로우가 될 수 있다.
만약, 상기 최상위비트 어드레스[A(15)]가 하이일 때, 상위비트 어드레스 A(12) - A(14) = H이면, 낸드게이트(13)의 출력이 로우가 되어 디코더(14)가 동작하게 되며, 그 디코더(14)가 어드레스 A(8), A(9)에 의거하여 입/출력을 선택하게 된다.
이와 같은 종래 디코딩장치의 어드레스 디코딩 논리는 제3도에 도시된 표 1에서와 같이 상기 최상위비트 어드레스[A(15)]가 로우이면, 다른 어드레스와는 무관하게 제1램(2)이 동작되고, 이때의 사용어드레스는 0000(H) - 7FFF(H)가 되며, 상기 최상위비트 어드레스 [A(15)]가 하이 일때는, 제2램(3)이 동작되고, 이때의 사용어드레스는 8FFF(H) - FFFF(H)가 된다.
또한, 상기 최상위비트 어드레스[A(15)]가 하이이고, 동시에 상위비트 어드레스[A(12) - A(14)]가 하이인 경우에, 입/출력 장치가 선택되고, 이때 어드레스 A(8)과 A(9)의 조건(01, 10, 11)에 의거하여 입출력장치 I/01, I/02, I/03가 선택되고, 각기 F100(H) - F1FF(H), F200(H) - F2FF(H), F300H - F3FF(H)의 어드레스를 사용할수 있게 된다.
그러나, 이와 같은 종래 어드레스 디코딩 장치에 의하면, 제3도의 표 1에 도시된 바와 같이 상기 최상위비트 어드레스[A(15)]가 하이일 때, 상위비트 어드레스[A(12) - A(4)]가 하이이면, 제2램(3)과 입/출력 어드레스가 중복되는 부분이 생긴다.
즉, 입/출력 어드레스의 범위 F100(H) - F3FF(H)가 중복되므로, 제2램(3)에서는 그 중복된 어드레스를 사용할 수 없게 되고, 이러한 조건이 제대로 지켜지지 않으면, 데이타 충돌로 인한 에러가 발생되어 제품의 신뢰성이 떨어지게 되는 문제점이 있다.
본 발명은 이러한 종래의 문제점을 개선하여 어드레스의 중복을 최소화시켜 램어드레스를 효율적으로 사용할 수 있도록 한 메모리 및 입/출력장치의 어드레스 디코딩장치를 제공하기 위한 것이다.
본 발명의 목적은, 제2램이 선택되면, 각종 입/출력장치가 선택되지 않고, 각종 입/출력 장치가 선택되면, 제2램이 선택되지 않도록 함으로써, 데이터 충돌을 방지하고, 램의 어드레스를 효율적으로 사용할 수 있도록, 씨피유의 최상위 어드레스[A(15)]를 버퍼링하여 상기 제1램의 칩인에이블신호로 인가하는 제1램선택수단과, 상기 씨피유의 상위 8비트 어드레스[A(8) - A(15)]를 낸드조합하여 입/출력장치 선택제어신호를 발생하는 입/출력하여 선택신호 발생수단과, 그 입/출력장치 선택신호 발생수단의 출력신호에 의거하여 동작되어 어드레스[A(4),A(5)]에 따라 각종 입/출력장치의 선택신호 (CS1 = I/01, CS2 = I/02, CS3 = I/03)를 출력하는 디코딩수단과, 상기 최상위 어드레스[A(15)]를 반전시킨 신호에 의거하여 동작되어 상기 입/출력장치 선택신호 발생수단의 출력신호 및 상기 최상위 어드레스[A(15)]에 따른 제2램 선택신호를 발생시켜 이를 버퍼링하여 상기 제2램(3)의 칩인에이블신호로 인가하는 제2램 선택수단으로 본 발명에 의한 어드레스 디코딩장치를 구성함으로써, 달성되는 것이다.
이하, 본 발명에 의한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도는 본 발명에 의한 실시예를 보인 어드레스 디코딩 장치의 회로도로서, 이에 도시된 바와 같이 씨피유(4)의 버스상에 롬(1), 제1램(RAM1)(2) 및 제2램(RAM2)(3)이 결선되고, 선택기(5)에 의해 상기 씨피유(4)의 각포트를 어드레스 포트로 또는 데이터 포트로 사용할 수 있도록 선택하도록 되어있고, 롬(1)과 램(2)(3)의 어드레스는 씨피유(4)에서 롬(1)의 칩인에이블을 제어하여 데이터 출돌을 피할 수 있도록 되어 있다.
본 발명에 의한 디코딩부(100)는, 상기 제1램 선택수단으로 상기 씨피유(4)의 최상위 어드레스[A(15)]를 반전 및 재반전시켜 상기 제1램(2)의 칩인에이블신호로 인가하는 두개의 반전 게이트(111)(112)와, 상기 입/출력장치 선택신호 발생수단으로 상기 씨피유(4)의 상위 8비트 어드레스[A(8) - A(15)]를 낸드조합하는 낸드게이트(120)와, 상기 디코딩수단으로 상기 낸드게이트(120)의 출력신호에 의거하여 동작되어 상기 어드레스[A(4), A(5)]에 따른 각종 입/출력장치의 선택신호(CS1 = I/01, CS2 = I/02, CS3 = I/03)를 출력하는 디코더(130)와, 상기 제2램 선택 수단으로 상기 제1반전게이트(111)의 출력신호에 의거하여 동작되어 상기 낸드게이트(120)의 출력신호 및 상기 최상위 어드레스[A(15)]에 따른 제어신호를 발생하는 제2램 선택신호 발생기(141) 및 그 제2램 선택신호발생기(141)의 출력신호를 반전 및 재반전시켜 상기 제2램(3)의 칩인에이블신호로 인가하는 두개의 반전게이트(142)(143)가 구성되어 있다.
이와 같이 구성된 본 발명에 의한 어드레스 디코딩장치의 작용 및 효과를 제5도에 도시된 표 2를 참조해서 상세히 설명하면 다음과 같다.
먼저, 씨피유(4)에서는, 메모리 및 입/출력장치(I/0)를 사용하기 위해서 고유의 어드레스를 할당하게 되며, 이는 16비트 어드레스중 상위 8비트 어드레스 A(8) - A(15)의 조건과 디코딩부(100)의 각 소자들의 조합에 의해 어드레스를 할당하게 된다.
먼저, 최상위 어드레스 A(15)가 로우(L)이면, 제1반전게이트(111) 및 제2반전게이트(112)를 통해 버퍼링되어 제1램(2)이 칩인에이블 되므로, 그 제1램(2)을 사용할 수 있게 된다.
이때, 제1램(2)의 어드레스는 0000(H) - 7FFF(H)가 할당되어 사용될 수 있다.
또한, 상기 제1반전게이트(111)의 출력신호가 하이(H)이므로, 제2램선택 신호발생기(141)가 디스에이블되어 제2램(3)을 사용할 수 없게 된다.
또한, 상기 최상위 어드레스 A(15)가 로우 이므로, 낸드게이트(120)의 출력은 하이가 되어 디코더(130)가 디스에이블 되므로, 각종 입/출력장치는 사용할 수 없게 된다.
만약, 최상위 어드레스 A(15)가 하이(H)이면, 제1반전게이트(111) 및 제2반전게이트(112)를 통해 버퍼링되어 제1램(2)의 칩인에이블신호가 인액티브상태로 인가되므로, 그 제1램(2)을 사용할 수 없게 되며, 상기 제1반전게이트(111)의 출력신호가 로우(L)이므로, 제2램선택 신호발생기(141)가 인에이블되고, 이때, 상위 어드레스 A(8) - A(14)중 어느 하나라도 하이가 아닌 경우에는 낸드게이트(120)의 출력이 하이가 되어 디코더(130)는 동작되지 않고, 그 제2램선택 신호발생기(141)가 동작되어 상기 최상위 어드레스의 하이신호 및 낸드게이트(120)의 하이신호에 의거하여 제2램(3) 선택신호를 로우로 출력하게 된다. 즉, 제2램선택 신호발생기(141)는 제어단자(G)가 로우가 되고, 두 입력단자(A)(B)가 모두 하이인 경우에 출력단자(Y3)에 로우신호를 출력하게 되어 제2램(3)를 선택하게 된다.
이에따라 제3반전게이트(142) 및 제4반전게이트(143)를 통해서 버퍼링되어 상기 제2램(3)의 칩인에이블시키게 되므로, 그 제2램(3)을 사용할 수 있게 된다.
이때, 그 제2램(3)의 어드레스는 8000(H) - FFFF(H)가 할당된다.
또한, 상기 최상위 어드레스 A(15)가 하이이고, 상위 어드레스 A(8) - A(14)가 모두 하이인 경우에는, 낸드게이트(120)의 출력이 로우가 되고 디코더(130)를 인에이블시킴과 아울러 상기 제2램선택 신호발생기(141)에 그 낸드게이트(120)의 출력인 로우신호가 인가되어 그 제2램선택 신호발생기(141)의 출력신호는 하이가 되고, 이에 따라 제2램(3)은 디스에이블되어 사용할 수 없게 된다. 즉, 그 제2램선택 신호발생기(141)는 인에이블상태에서 두입력이 모두 하이인 경우에만 출력(Y3)이 로우가 되어 제2램(3)을 선택할 수 있고, 두입력중 어느하나라도 로우이면, 출력이 하이가 되어 제2램(3)을 선택하지 않게 된다.
이와 같이 상위 8비트의 어드레스 A(8) - A(15)가 모두 하이인 경우에는, 제2램(3)을 사용할 수 없게 되고, 디코더(130)가 인에이블 되어 어드레스 A(4), A(5)의 조건에 의해 입/출력장치 선택신호(CS1 = I/01, CS2 = I/02, CS3 = I/03)를 출력하게 된다.
만약, 상위 8비트의 어드레스 A(8) - A(15)가 모두 하이인 경우에, 상기 어드레스 A(4) = 0(로우), A(5) = 0(로우)이면, 제1입출력장치(I/01)의 칩선택신호(CS1)가 액티브되고, 이때, 어드레스는 FF10(H) - FF1F(H)가 할당되며, 상기 어드레스 A(4) = 0, A(5) = 1(하이)이면, 제2입출력장치(I/02)의 칩선택신호(CS2)가 액티브되고, 이때 어드레스는 FF20(H) - FF2F(H)가 할당되고, 상기 어드레스 A(4) = 1, A(5) = 1이면, 제3입출력장치(I/03)의 칩선택신호(CS3)가 액티브되고, 이때, 어드레스는 FF30(H) - FF3F(H)가 할당된다.
여기서, 입/출력장치의 어드레스로는 FF10(H) - FFFF(H)까지 디코딩할수 있으나, 제6도에 도시된 바와 같이 FF10(H) - FF3F(H)까지만 사용하고, FF40 (H) - FFFF(H)까지는 사용하지 않는 입/출력장치 어드레스로 설계되며, 이에따라 실제로 메모리 어드레스와의 중복은 FF10(H) - FF3F(H)까지가 된다.
이상에서 상세히 설명한 바와 같이 본 발명에 의하면, 제2램을 선택하는 경우에는 입/출력장치를 선택하지 않고, 입/출력장치를 선택하는 경우에는 제2램을 선택하지 않게 되므로, 어드레스를 모두 활용할 수 있으며, 데이터 충돌등의 문제점을 해소시킬 수 있는 효과가 있다.
또한, 입/출력장치에 할당된 어드레스가 FF10(H) - FF3F(H) 이므로, 메모리의 어드레스와 중복되는 어드레스가 FF10(H) - FF3F(H)가 되어 중복어드레스를 최소화시킴으로써, 메모리를 최대로 활용할 수 있고, 이에따라 메모리 스페이스를 최소화시킬수 있는 효과가 있다.
Claims (3)
- 씨피유(4)의 최상위 어드레스[A(15)]를 버퍼링하여 제1램(2)의 칩인에이블신호로 인가하는 제1램선택수단과, 상기 씨피유(4)의 상위 8비트 어드레스[A(8) - A(15)]를 낸드조합하여 입/출력장치 선택제어 신호를 발생하는 입/출력장치 선택신호 발생수단과, 그 입/출력장치 선택신호 발생수단의 출력신호에 의거하여 동작되어 어드레스[A(4), A(5)]의 조건에 따라 각종 입/출력장치의 선택신호를 출력하는 디코딩수단과, 상기 최상위 어드레스 [A(15)]를 반전시킨신호에 따라 동작되어 상기 입/출력장치 선택신호 발생수단의 출력신호 및 상기 최상위 어드레스[A(15)]에 따른 제2램 선택신호를 발생시켜 상기 제2램(3)의 칩인에이블신호로 인가하는 제2램 선택수단으로 구성된 것을 특징으로 하는 메모리 및 입/출력장치의 어드레스 디코딩 장치.
- 제1항에 있어서, 상기 입/출력장치의 어드레스는 FF10(H) - FF3F(H)가 할당된 것을 특징으로 하는 메모리 및 입/출력장치의 어드레스 디코딩 장치.
- 제1항에 있어서, 상기 제2램 선택수단은, 상기 최상위 어드레스 A(15)의 반전신호에 의거하여 동작되어 상기 입/출력장치 선택신호 발생수단의 출력신호 및 상기 최상위 어드레스[A(15)]가 모두 하이인 경우에 제2램선택신호를 액티브시켜 출력하는 제2램선택신호 발생기(141)와, 그 제2램 선택신호발생기(141)의 출력신호를 반전 및 재반전시켜 상기 제2램(3)의 칩인에이블신호로 인가하는 두개의 반전게이트(142)(143)로 구성된 것을 특징으로 하는 메모리 및 입/출력장치의 어드레스 디코딩장치.
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