KR950005464Y1

KR950005464Y1 - 확장 메모리 액세스 장치

Info

Publication number: KR950005464Y1
Application number: KR2019910024477U
Authority: KR
Inventors: 한성용
Original assignee: 엘지정보통신 주식회사; 정장호
Priority date: 1991-12-28
Filing date: 1991-12-28
Publication date: 1995-07-10
Also published as: KR930015981U

Abstract

내용 없음.

Description

확장 메모리 액세스 장치

제 1 도는 종래의 메모리 액세스 장치의 회로구성도.

제 2 도는 본 고안에 따른 확장메모리 액세스 장치의 블록구성도.

제 3 도는 본 고안에 따른 확장메모리 액세스 장치의 상세회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 래치 2 : 디코더

3, 4, 5, 6 : 메모리 10 : 중앙처리장치(CPU)

본 고안은 메모리 액세스 장치에 관한 것으로서, 특히 중앙처리장치(CPU)가 자체의 어드레스로 어드레싱 할 수 없는 대용량의 메모리를 어드레싱하고자 할 경우 페이지(page) 신호를 사용하여 어드레싱이 가능하도록 한 확장메모리 액세스 장치에 관한 것이다.

종래의 메모리 액세스 장치는 제 1 도에 도시한 바와 같이 시스템 동작을 총괄하여 제어하는 중앙처리장치(10)와, 롬(14)으로부터의 데이터를 버퍼링하여 중앙처리장치(10)측에 전달하고 중앙처리장치(10)와 램(15)간에 입출력되는 데이터를 버퍼링하여 전달하는 데이터 버퍼(11)와 중앙처리장치(10)로부터의 어드레스를 버퍼링하여 롬(14)과 램(15)에 출력시키는 어드레스 버퍼(12)(13)와, 소정의 프로그램이 저장되어 있는 롬(14)과, 처리결과 데이터 또는 임시적인 데이터를 저장하는 램(15)과, 오어게이트(16, 17)로 구성되어진다.

이러한 종래의 메모리 액세스 장치는 중앙처리장치(10)에서 출력되는 어드레스 (AAψ∼AA15)만을 메모리인 롬(14)과 램(15)에 공급하게 된다. 즉 중앙처리장치(10)에서 프로그램의 실행에 따라 해당하는 어드레스들이 어드레스 버퍼(12, 13)를 통해 롬(14)과 램(15)에 인가되는데, 이때 메모리 선택 신호들이 메모리를 선택하고 난 후, 중앙처리장치(10)로부터 해당 어드레스들이 메모리에 제공되므로서 어드레싱이 이루어지게 된다. 예를 들어, 중앙처리장치(10)로서 8비트 프로세서인 Z∼80프로세서를 사용하였을 경우, 최대 64K 바이트(Byte) 용량의 메모리를 어드레싱할 수가 있다.

그러나 이러한 종래의 메모리 액세스 장치는 중앙처리장치(10)에서 발생되는 어드레스로 어드레싱할 수 있는 메모리 용량(64K 바이트)까지는 어드레싱이 가능하지만, 그 이상의 메모리 용량을 사용할 경우에는 어드레싱을 할 수 없는 문제점이 있었다.

본 고안은 이러한 종래의 문제점을 감안하여 안출한 것으로, 중앙처리장치의 어드레스만으로는 어드레싱할 수 없는 대용량의 메모리를 어드레싱하기 위하여 데이터들을 사용하여 페이지 신호들을 생성하고 그 페이지 신호들을 상위 어드레스 신호로 사용함으로써 메모리 용량을 확장하여 액세스가 가능하도록 하는 확장메모리 액세스 장치를 제공하는 데에 목적이 있다.

이하 첨부된 도면을 참조하여 본 고안의 실시예를 상세히 설명한다.

본 고안에 의한 확장메모리 액세스장치는 제 2 도에 도시된 바와 같이 중앙처리장치(10), 래치(1), 디코더(2) 및 다수의 메모리(3∼6)를 구비하여 이루어진다. 중앙처리장치(10)는 각 메모리(3∼4)의 어드레스단(Aψ∼A13) 측으로 어드레스를 인가함과 동시에 래치(1)측으로 5비트의 데이터(Dψ∼D4)를 인가받은 하드웨어 플레그(HF)에 따라 메모리(3∼6)의 어드레스단(A14∼A16)과 디코더(2)측으로 출력하는데, 이때 3비트의 데이터(Dψ∼D2)를 페이지 신호(PAGEψ∼2)로서 각 메모리(3∼6)의 어드레스단(A14∼A16)측으로 출력하고, 2비트의 데이터(D3, D4)를 선택신호(PSEL 1, 2)로서 디코더(2)측으로 출력한다. 디코더(2)는 래치(1)로부터 인가되는 선택신호(PSEL 1,2)를 인에이블신호(CSPHDE)에 따라 디코딩하여 발생된 각 칩 선택 신호(PR1∼PR4)를 각 메모리(3∼6)의 칩인에이블단(CE)에 할당하여 개별적으로 인가한다. 또한 각 메모리(3∼6)는 중앙처리장치(10)로부터 어드레스단(Aψ∼A13) 인가된 어드레스와, 래치(1)로부터 어드레스단(A14∼A16)에 인가된 페이지 신호(PAGEψ∼2)와, 디코더(2)로부터 칩인에이블단(CE)에 인가된 1비트의 칩선택신호(PR1∼PR4)에 따라 데이터를 입출력한다. 이와 같은 확장 메모리 액세스 장치의 상세 회로구성은 제 3 도에 도시된 바와 같다. 제 3 도에서 래치(1)로부터 출력된 페이지 신호(PAGEψ∼2)는 각 메모리(3∼6)의 어드레스단(A14∼A16)에 인가되며 디코더(2)로부터 출력된 각 칩선택신호(PR1∼PR4)는 각 메모리(3∼6)의 칩인에이블단(CE)에 하나씩 할당되어 인가된다.

이와 같이 구성된 본 고안의 확장메모리 액세스 장치는 다음과 같이 동작한다.

제 2 도와 제 3 도에 나타낸 바와 같이 각 메모리(3∼6)의 어드레스단은 Aψ∼A16까지이지만 중앙처리장치(10)로부터 공급되는 어드레스는 어드레스단(Aψ∼A13)까지 밖에 없으므로 해당 어드레스 영역 이상을 액세스하기 위해서는 나머지 어드레스단(A14∼A16)에도 어드레스를 인가해주어야 한다. 이를 위해서 래치(1)로부터 인가되는 3비트의 페이지 신호(PAGEΦ∼2)를 각 메모리(3∼6)의 어드레스단(A14∼A16)에 인가함과 동시에 디코더(2)가 래치(1)로부터 인가받은 2비트의 선택신호(PSEL1, 2)를 디코딩하여 발생된 4비트의 칩선택 신호(PR1∼PR4)를 각 메모리(3∼6)의 칩인에이블단(CE)에 1비트씩 할당하여 인가함으로써 메모리(3∼6)의 영역을 확장하여 액세스하게 된다. 이때, 래치(1)는 중앙처리장치(10)로부터 인가되는 5비트의 데이터(Dψ∼D4)를 하드웨어 플레그(HF)에 따라 출력하게 되는데, 3비트의 데이터(Dψ∼D2)를 페이지 신호(PAGEψ∼2)로서 각 메모리(3∼6)의 어드레스단(A14∼16)측으로 출력하고, 2비트의 데이터(D3, D4)를 선택신호(PSEL 1, 2)로서 디코더(2)측으로 출력한다. 이와 같이 메모리를 액세스하면, 8비트 프로세서인 Z∼80 프로세서를 중앙처리장치(10)로서 사용하는 경우, 중앙처리장치(10)는 최대 512K바이트 용량의 메모리를 어드레싱할 수 있다.

이를 보다 더 상세히 설명하면, 3비트의 데이터(Dψ∼D2)로 즉 페이지 신호(PAGEψ∼2)로 128K바이트의 메모리를 16K 바이트 단위로 8페이지로 나누고, 2비트의 데이터(D3, D4)로 다수개의 메모리(3∼6)를 선택할 수 있는 신호 즉 제 3 도에 나타낸 바와 같이 칩 선택신호(PR1∼PR4)을 생성하여 각 메모리(3∼6)에 공급하면 128K바이트 용량의 메모리를 4개까지 어드레싱할 수 있다.

이상에서와 같이 본 고안의 확장메모리 액세스 장치는 래치 및 디코더로 이루어지는 간단한 회로구성에 의해 대용량의 메모리를 어드레싱할 수 있으므로 많은 일들을 수행해야 하는 다량의 프로그래밍에 적합함은 물론 페이지별로 일의 종류를 구분하여 사용할 수가 있는 것이어서 시스템에 다양한 기능 추가가 가능하다.

Claims

메모리 액세스 장치에 있어서, 중앙처리장치(10)로부터 소정비트의 데이터(Dψ∼D4)를 하드웨어 플레그(HF)에 따라 인가받아, 상기 데이터의 일부 비트를 선택신호(PSEL 1, 2)로서 출력하고, 상기 데이터의 일부 비트를 페이지 신호(PAGEψ∼2)로서 다수 메모리(3∼6)의 소정 어드레스단(A14∼16)측에 출력하는 래치(1)와 ; 상기 래치(1)로부터 인가되는 선택신호(PSEL 1, 2)를 인에이블신호(CSPHDR)에 따라 디코딩하여 발생한 소정 비트의 칩선택신호(PR1∼PR4)을 상기 각 메모리(3∼6)의 칩인에이블단(CE)측에 1비트씩 할당하여 출력하는 디코더(2)를 구비하는 것을 특징으로 하는 확장메모리 액세스 장치.