JP3313042B2 - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
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- JP3313042B2 JP3313042B2 JP06256697A JP6256697A JP3313042B2 JP 3313042 B2 JP3313042 B2 JP 3313042B2 JP 06256697 A JP06256697 A JP 06256697A JP 6256697 A JP6256697 A JP 6256697A JP 3313042 B2 JP3313042 B2 JP 3313042B2
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Description
【０００１】
【発明の属する技術分野】本発明は、シングルチップ・
マイクロコンピュータに関するものである。
マイクロコンピュータに関するものである。
【０００２】
【従来の技術】ＣＰＵ（中央処理装置；central proces
sing unit ）と、ＲＯＭ（read onlymemory）と、ＲＡ
Ｍ（random access memory）とを内蔵したシングルチッ
プ・マイクロコンピュータが知られている。
sing unit ）と、ＲＯＭ（read onlymemory）と、ＲＡ
Ｍ（random access memory）とを内蔵したシングルチッ
プ・マイクロコンピュータが知られている。
【０００３】
【発明が解決しようとする課題】シングルチップ・マイ
クロコンピュータがいわゆるマイクロコントローラとし
て使用される場合には、制御対象に応じた周波数を有す
るＣＰＵクロック信号が選択される。ところが、内蔵さ
れたＲＯＭ及びＲＡＭの各々のアクセス時間を変更する
ことはできない。したがって、ＣＰＵクロック信号のサ
イクル時間と、ＲＯＭ及びＲＡＭの各々のアクセス時間
との間に不整合が生じることがあった。
クロコンピュータがいわゆるマイクロコントローラとし
て使用される場合には、制御対象に応じた周波数を有す
るＣＰＵクロック信号が選択される。ところが、内蔵さ
れたＲＯＭ及びＲＡＭの各々のアクセス時間を変更する
ことはできない。したがって、ＣＰＵクロック信号のサ
イクル時間と、ＲＯＭ及びＲＡＭの各々のアクセス時間
との間に不整合が生じることがあった。
【０００４】本発明の目的は、内蔵メモリのアクセス態
様をＣＰＵクロック信号のサイクル時間に応じて柔軟に
変更できるシングルチップ・マイクロコンピュータを提
供することにある。
様をＣＰＵクロック信号のサイクル時間に応じて柔軟に
変更できるシングルチップ・マイクロコンピュータを提
供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るシングルチップ・マイクロコンピュー
タは、内蔵メモリから読み出したデータの転送経路をＣ
ＰＵクロック信号のサイクル時間に応じて変更できるよ
うにしたものである。
に、本発明に係るシングルチップ・マイクロコンピュー
タは、内蔵メモリから読み出したデータの転送経路をＣ
ＰＵクロック信号のサイクル時間に応じて変更できるよ
うにしたものである。
【０００６】具体的には、本発明に係るシングルチップ
・マイクロコンピュータは、データを記憶するためのメ
モリ手段（例えばＲＡＭ）と、該メモリ手段に接続され
たバス手段と、可変のサイクル時間を持つ内部クロック
信号（ＣＰＵクロック信号）を供給するためのクロック
手段と、特定のデータを内部クロック信号に同期して処
理するようにバス手段を介したメモリ手段への読み出し
アクセス過程を内部クロック信号に同期して開始するた
めのデータ処理手段と、メモリ手段からバス手段の上に
読み出されたデータを内部クロック信号に同期してラッ
チするためのバスラッチ手段と、メモリ手段からバス手
段の上に読み出されたデータとバスラッチ手段にラッチ
されたデータとのいずれかを選択的にデータ処理手段へ
供給するためのスイッチ手段と、該スイッチ手段から供
給されたデータに前処理を施すための前処理手段と、前
処理が施されたデータを内部クロック信号に同期して記
憶するためのレジスタ手段と、メモリ手段のアクセス時
間と前処理に要する時間との和と、内部クロック信号の
選択されたサイクル時間との関係に応じて決定された切
換に従ってスイッチ手段を制御するための制御手段とを
備えた構成を採用したものである。
・マイクロコンピュータは、データを記憶するためのメ
モリ手段（例えばＲＡＭ）と、該メモリ手段に接続され
たバス手段と、可変のサイクル時間を持つ内部クロック
信号（ＣＰＵクロック信号）を供給するためのクロック
手段と、特定のデータを内部クロック信号に同期して処
理するようにバス手段を介したメモリ手段への読み出し
アクセス過程を内部クロック信号に同期して開始するた
めのデータ処理手段と、メモリ手段からバス手段の上に
読み出されたデータを内部クロック信号に同期してラッ
チするためのバスラッチ手段と、メモリ手段からバス手
段の上に読み出されたデータとバスラッチ手段にラッチ
されたデータとのいずれかを選択的にデータ処理手段へ
供給するためのスイッチ手段と、該スイッチ手段から供
給されたデータに前処理を施すための前処理手段と、前
処理が施されたデータを内部クロック信号に同期して記
憶するためのレジスタ手段と、メモリ手段のアクセス時
間と前処理に要する時間との和と、内部クロック信号の
選択されたサイクル時間との関係に応じて決定された切
換に従ってスイッチ手段を制御するための制御手段とを
備えた構成を採用したものである。
【０００７】
【０００８】
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１０】図１は、本発明に係るシングルチップ・マ
イクロコンピュータの構成例を示している。図１のシン
グルチップ・マイクロコンピュータ１０は、いわゆるハ
ーバード（Harvard ）アーキテクチャを有するＲＩＳＣ
（reduced instruction setcomputer）タイプのＣＰＵ
１２と、該ＣＰＵ１２へ内部クロック信号ＩＣＬＫを供
給するための内部クロック生成回路１４と、外部クロッ
ク端子１６と、クロック制御端子１８とを備えている。
内部クロック生成回路１４は、ＰＬＬ（phaselocked lo
op ）回路を内蔵しており、外部クロック端子１６を介
して与えられた外部クロック信号ＥＣＬＫから、内部ク
ロック信号ＩＣＬＫを生成する。クロック制御端子１８
に与えられたクロック制御信号ＣＴＲＬは、外部クロッ
ク信号ＥＣＬＫと内部クロック信号ＩＣＬＫとの周波数
の比率を決定する。マイクロコンピュータ１０は、主に
命令を記憶するためのＲＯＭ２０と、該ＲＯＭ２０とＣ
ＰＵ１２とを接続するためのＲＯＭバス２２と、主にデ
ータを記憶するためのＲＡＭ２４と、該ＲＡＭ２４とＣ
ＰＵ１２とを接続するためのＲＡＭバス２６とを更に備
えている。マイクロコンピュータ１０は、外部バスイン
ターフェイス２８と、ＲＯＭバス２２及びＲＡＭバス２
６の各々から独立したＩＯバス３０と、データ入出力の
ための外部バス端子３２とを更に備えている。外部バス
インターフェイス２８は、ＩＯバス３０と外部バス端子
３２との間のインターフェイスを司る。ＩＯバス３０
は、外部バスインターフェイス２８とＣＰＵ１２とを接
続するものである。このＩＯバス３０には、タイマ３４
が接続されている。マイクロコンピュータ１０は、デー
タのＤＭＡ（direct memory access）転送と内蔵メモリ
２０，２４のテストとを制御するためのＤＭＡ／テスト
制御回路３６と、ＲＯＭバススイッチ３８と、ＲＡＭバ
ススイッチ４０とを更に備えている。ＲＯＭバススイッ
チ３８はＲＯＭバス２２とＩＯバス３０との間に介在し
たスイッチであり、ＲＡＭバススイッチ４０はＲＡＭバ
ス２６とＩＯバス３０との間に介在したスイッチであ
る。
イクロコンピュータの構成例を示している。図１のシン
グルチップ・マイクロコンピュータ１０は、いわゆるハ
ーバード（Harvard ）アーキテクチャを有するＲＩＳＣ
（reduced instruction setcomputer）タイプのＣＰＵ
１２と、該ＣＰＵ１２へ内部クロック信号ＩＣＬＫを供
給するための内部クロック生成回路１４と、外部クロッ
ク端子１６と、クロック制御端子１８とを備えている。
内部クロック生成回路１４は、ＰＬＬ（phaselocked lo
op ）回路を内蔵しており、外部クロック端子１６を介
して与えられた外部クロック信号ＥＣＬＫから、内部ク
ロック信号ＩＣＬＫを生成する。クロック制御端子１８
に与えられたクロック制御信号ＣＴＲＬは、外部クロッ
ク信号ＥＣＬＫと内部クロック信号ＩＣＬＫとの周波数
の比率を決定する。マイクロコンピュータ１０は、主に
命令を記憶するためのＲＯＭ２０と、該ＲＯＭ２０とＣ
ＰＵ１２とを接続するためのＲＯＭバス２２と、主にデ
ータを記憶するためのＲＡＭ２４と、該ＲＡＭ２４とＣ
ＰＵ１２とを接続するためのＲＡＭバス２６とを更に備
えている。マイクロコンピュータ１０は、外部バスイン
ターフェイス２８と、ＲＯＭバス２２及びＲＡＭバス２
６の各々から独立したＩＯバス３０と、データ入出力の
ための外部バス端子３２とを更に備えている。外部バス
インターフェイス２８は、ＩＯバス３０と外部バス端子
３２との間のインターフェイスを司る。ＩＯバス３０
は、外部バスインターフェイス２８とＣＰＵ１２とを接
続するものである。このＩＯバス３０には、タイマ３４
が接続されている。マイクロコンピュータ１０は、デー
タのＤＭＡ（direct memory access）転送と内蔵メモリ
２０，２４のテストとを制御するためのＤＭＡ／テスト
制御回路３６と、ＲＯＭバススイッチ３８と、ＲＡＭバ
ススイッチ４０とを更に備えている。ＲＯＭバススイッ
チ３８はＲＯＭバス２２とＩＯバス３０との間に介在し
たスイッチであり、ＲＡＭバススイッチ４０はＲＡＭバ
ス２６とＩＯバス３０との間に介在したスイッチであ
る。
【００１１】図２は、ＣＰＵ１２の内部構成を示してい
る。ＣＰＵ１２は、パイプライン構造を有する命令処理
部５０と、ＲＯＭバス２２とＲＡＭバス２６とＩＯバス
３０とのいずれかを選択的に命令処理部５０に接続する
ための命令バススイッチ５５と、パイプライン構造を有
するデータ処理部６０と、ＲＯＭバス２２とＲＡＭバス
２６とＩＯバス３０とのいずれかを選択的にデータ処理
部６０に接続するためのデータバススイッチ６５とを備
えている。データ処理部６０は、データバススイッチ６
５から供給されたデータに前処理（右シフト又は左シフ
トによるビット幅調整、符号拡張など）を施すためのア
ライナ６１と、該前処理が施されたデータを内部クロッ
ク信号ＩＣＬＫに同期して記憶するためのレジスタ６２
とを備えている。データバススイッチ６５とアライナ６
１との間には、バスラッチ６６と、データ入力スイッチ
６７とが介在している。バスラッチ６６は、ＲＯＭバス
２２、ＲＡＭバス２６及びＩＯバス３０のうちデータバ
ススイッチ６５によって選択されたバスの上のデータを
内部クロック信号ＩＣＬＫに同期してラッチするもので
ある。データ入力スイッチ６７は、ＲＯＭバス２２、Ｒ
ＡＭバス２６及びＩＯバス３０のうちデータバススイッ
チ６５によって選択されたバスの上のデータと、バスラ
ッチ６６にラッチされたデータとのいずれかを選択的に
アライナ６１へ供給するものである。
る。ＣＰＵ１２は、パイプライン構造を有する命令処理
部５０と、ＲＯＭバス２２とＲＡＭバス２６とＩＯバス
３０とのいずれかを選択的に命令処理部５０に接続する
ための命令バススイッチ５５と、パイプライン構造を有
するデータ処理部６０と、ＲＯＭバス２２とＲＡＭバス
２６とＩＯバス３０とのいずれかを選択的にデータ処理
部６０に接続するためのデータバススイッチ６５とを備
えている。データ処理部６０は、データバススイッチ６
５から供給されたデータに前処理（右シフト又は左シフ
トによるビット幅調整、符号拡張など）を施すためのア
ライナ６１と、該前処理が施されたデータを内部クロッ
ク信号ＩＣＬＫに同期して記憶するためのレジスタ６２
とを備えている。データバススイッチ６５とアライナ６
１との間には、バスラッチ６６と、データ入力スイッチ
６７とが介在している。バスラッチ６６は、ＲＯＭバス
２２、ＲＡＭバス２６及びＩＯバス３０のうちデータバ
ススイッチ６５によって選択されたバスの上のデータを
内部クロック信号ＩＣＬＫに同期してラッチするもので
ある。データ入力スイッチ６７は、ＲＯＭバス２２、Ｒ
ＡＭバス２６及びＩＯバス３０のうちデータバススイッ
チ６５によって選択されたバスの上のデータと、バスラ
ッチ６６にラッチされたデータとのいずれかを選択的に
アライナ６１へ供給するものである。
【００１２】図２のＣＰＵ１２は、命令処理部５０、デ
ータ処理部６０及びデータ入力スイッチ６７の各々を内
部クロック信号ＩＣＬＫのサイクル時間に応じて制御す
るためのメモリアクセス制御回路７０を更に備えてい
る。メモリアクセス制御回路７０は、命令処理部５０及
びデータ処理部６０の各々のメモリアクセス過程へのウ
ェイトサイクルの挿入を制御するためのウェイト制御回
路７１と、データ処理部６０から供給されるレジスタ設
定信号ＳＥＴによる書き換えが可能な設定値レジスタ７
２とを備えている。設定値レジスタ７２は、ＲＯＭ２０
のアクセスに係るウェイトサイクル数の設定値ＲＯＭ＿
ＷＡＩＴと、ＲＡＭ２４のアクセスに係るウェイトサイ
クル数の設定値ＲＡＭ＿ＷＡＩＴと、データ入力スイッ
チ６７へ供給すべき選択信号ＳＥＬを決定するための切
換設定値ＤＡＴＡ＿ＩＮ＿ＳＥＬとを記憶するものであ
る。例えば、ＲＯＭ＿ＷＡＩＴ＝１ならば、ＲＯＭアク
セス過程に単一のウェイトサイクルが挿入される。ＲＯ
Ｍ＿ＷＡＩＴ＝０ならば、ＲＯＭアクセス過程にウェイ
トサイクルが挿入されることはない。ＲＡＭ＿ＷＡＩＴ
＝０ならば、ＲＡＭアクセス過程にウェイトサイクルが
挿入されることはない。また、ＤＡＴＡ＿ＩＮ＿ＳＥＬ
＝１ならばデータバススイッチ６５の出力がバスラッチ
６６を介してアライナ６１へ供給され、ＤＡＴＡ＿ＩＮ
＿ＳＥＬ＝０ならばデータバススイッチ６５の出力が直
接にアライナ６１へ供給される。
ータ処理部６０及びデータ入力スイッチ６７の各々を内
部クロック信号ＩＣＬＫのサイクル時間に応じて制御す
るためのメモリアクセス制御回路７０を更に備えてい
る。メモリアクセス制御回路７０は、命令処理部５０及
びデータ処理部６０の各々のメモリアクセス過程へのウ
ェイトサイクルの挿入を制御するためのウェイト制御回
路７１と、データ処理部６０から供給されるレジスタ設
定信号ＳＥＴによる書き換えが可能な設定値レジスタ７
２とを備えている。設定値レジスタ７２は、ＲＯＭ２０
のアクセスに係るウェイトサイクル数の設定値ＲＯＭ＿
ＷＡＩＴと、ＲＡＭ２４のアクセスに係るウェイトサイ
クル数の設定値ＲＡＭ＿ＷＡＩＴと、データ入力スイッ
チ６７へ供給すべき選択信号ＳＥＬを決定するための切
換設定値ＤＡＴＡ＿ＩＮ＿ＳＥＬとを記憶するものであ
る。例えば、ＲＯＭ＿ＷＡＩＴ＝１ならば、ＲＯＭアク
セス過程に単一のウェイトサイクルが挿入される。ＲＯ
Ｍ＿ＷＡＩＴ＝０ならば、ＲＯＭアクセス過程にウェイ
トサイクルが挿入されることはない。ＲＡＭ＿ＷＡＩＴ
＝０ならば、ＲＡＭアクセス過程にウェイトサイクルが
挿入されることはない。また、ＤＡＴＡ＿ＩＮ＿ＳＥＬ
＝１ならばデータバススイッチ６５の出力がバスラッチ
６６を介してアライナ６１へ供給され、ＤＡＴＡ＿ＩＮ
＿ＳＥＬ＝０ならばデータバススイッチ６５の出力が直
接にアライナ６１へ供給される。
【００１３】上記シングルチップ・マイクロコンピュー
タ１０によれば、命令バススイッチ５５がＲＯＭバス２
２を、データバススイッチ６５がＲＡＭバス２６をそれ
ぞれ選択した際には、命令の処理とデータの処理とが並
行して進められる。この間、ＩＯバス３０は、命令処理
部５０及びデータ処理部６０のいずれからも切り離され
ている。したがって、ＲＯＭバス２２及びＲＡＭバス２
６の各々の負荷が軽減される効果がある。データのＤＭ
Ａ転送を実行する場合には、ＤＭＡ／テスト制御回路３
６によりＲＯＭバススイッチ３８又はＲＡＭバススイッ
チ４０が閉じられる。したがって、外部バス端子３２
は、ＣＰＵ１２を介さずにＲＯＭ２０又はＲＡＭ２４に
接続される。ＲＯＭ２０のテスト実行時にはＲＯＭバス
スイッチ３８が、ＲＡＭ２４のテスト実行時にはＲＡＭ
バススイッチ４０がそれぞれ閉じられる。
タ１０によれば、命令バススイッチ５５がＲＯＭバス２
２を、データバススイッチ６５がＲＡＭバス２６をそれ
ぞれ選択した際には、命令の処理とデータの処理とが並
行して進められる。この間、ＩＯバス３０は、命令処理
部５０及びデータ処理部６０のいずれからも切り離され
ている。したがって、ＲＯＭバス２２及びＲＡＭバス２
６の各々の負荷が軽減される効果がある。データのＤＭ
Ａ転送を実行する場合には、ＤＭＡ／テスト制御回路３
６によりＲＯＭバススイッチ３８又はＲＡＭバススイッ
チ４０が閉じられる。したがって、外部バス端子３２
は、ＣＰＵ１２を介さずにＲＯＭ２０又はＲＡＭ２４に
接続される。ＲＯＭ２０のテスト実行時にはＲＯＭバス
スイッチ３８が、ＲＡＭ２４のテスト実行時にはＲＡＭ
バススイッチ４０がそれぞれ閉じられる。
【００１４】以下、命令処理部５０がＲＯＭ２０から特
定の命令を読み出し、かつデータ処理部６０がＲＡＭ２
４から特定のデータを読み出す場合について説明する。
ここでは、命令処理部５０及びデータ処理部６０に分配
される内部クロック信号ＩＣＬＫの周波数は１００ＭＨ
ｚ又は５０ＭＨｚであるものとする。つまり、内部クロ
ック信号のサイクル時間（ＣＰＵサイクル時間）Ｔcyc
は、１０ｎｓ又は２０ｎｓである。また、命令処理部５
０がＲＯＭ２０からの命令の読み出しを起動してから該
命令処理部５０が命令を受け取るまでに要する時間（Ｒ
ＯＭアクセス時間）Ｔrom は１７ｎｓであり、データ処
理部６０がＲＡＭ２４からのデータの読み出しを起動し
てから該データ処理部６０がデータを受け取るまでに要
する時間（ＲＡＭアクセス時間）Ｔram は８ｎｓであ
り、アライナ６１による前処理時間（アライナ処理時
間）Ｔalg は４ｎｓであるものとする。言うまでもな
く、ＣＰＵサイクル時間Ｔcyc が変化しても、ＲＯＭア
クセス時間Ｔrom 、ＲＡＭアクセス時間Ｔram 及びアラ
イナ処理時間Ｔalg は変化しない。
定の命令を読み出し、かつデータ処理部６０がＲＡＭ２
４から特定のデータを読み出す場合について説明する。
ここでは、命令処理部５０及びデータ処理部６０に分配
される内部クロック信号ＩＣＬＫの周波数は１００ＭＨ
ｚ又は５０ＭＨｚであるものとする。つまり、内部クロ
ック信号のサイクル時間（ＣＰＵサイクル時間）Ｔcyc
は、１０ｎｓ又は２０ｎｓである。また、命令処理部５
０がＲＯＭ２０からの命令の読み出しを起動してから該
命令処理部５０が命令を受け取るまでに要する時間（Ｒ
ＯＭアクセス時間）Ｔrom は１７ｎｓであり、データ処
理部６０がＲＡＭ２４からのデータの読み出しを起動し
てから該データ処理部６０がデータを受け取るまでに要
する時間（ＲＡＭアクセス時間）Ｔram は８ｎｓであ
り、アライナ６１による前処理時間（アライナ処理時
間）Ｔalg は４ｎｓであるものとする。言うまでもな
く、ＣＰＵサイクル時間Ｔcyc が変化しても、ＲＯＭア
クセス時間Ｔrom 、ＲＡＭアクセス時間Ｔram 及びアラ
イナ処理時間Ｔalg は変化しない。
【００１５】上記３つの設定値ＲＯＭ＿ＷＡＩＴ，ＲＡ
Ｍ＿ＷＡＩＴ及びＤＡＴＡ＿ＩＮ＿ＳＥＬは、シングル
チップ・マイクロコンピュータ１０のユーザにより決定
され、かつ初期化プログラムを実行することによりそれ
ぞれ設定値レジスタ７２に書き込まれる。設定値ＲＯＭ
＿ＷＡＩＴは、ＲＯＭアクセス時間Ｔrom とＣＰＵサイ
クル時間Ｔcyc との関係に応じて決定される。具体的に
は、Ｔcyc ＝１０ｎｓならば２Ｔcyc ＞Ｔrom ＞Ｔcyc
であるので、ＲＯＭ＿ＷＡＩＴ＝１の設定がなされる。
Ｔcyc ＝２０ｎｓならばＴrom ＜Ｔcyc であるので、Ｒ
ＯＭ＿ＷＡＩＴ＝０の設定がなされる。設定値ＲＡＭ＿
ＷＡＩＴは、ＲＡＭアクセス時間ＴramとＣＰＵサイク
ル時間Ｔcyc との関係に応じて決定される。具体的に
は、Ｔcyc＝１０ｎｓ及び２０ｎｓのいずれにおいても
Ｔram ＜Ｔcyc であるので、ＲＡＭ＿ＷＡＩＴ＝０の設
定がなされる。設定値ＤＡＴＡ＿ＩＮ＿ＳＥＬは、ＲＡ
Ｍアクセス時間Ｔram とアライナ処理時間Ｔalg との和
と、ＣＰＵサイクル時間Ｔcyc との関係に応じて決定さ
れる。具体的には、Ｔcyc ＝１０ｎｓならばＴram ＋Ｔ
alg ＞Ｔcyc であるので、バスラッチ６６を通るデータ
転送経路がデータ入力スイッチ６７によって選択される
ように、ＤＡＴＡ＿ＩＮ＿ＳＥＬ＝１の設定がなされ
る。Ｔcyc ＝２０ｎｓならばＴram ＋Ｔalg ＜Ｔcyc で
あるので、バスラッチ６６を経由しないデータ転送経路
がデータ入力スイッチ６７によって選択されるように、
ＤＡＴＡ＿ＩＮ＿ＳＥＬ＝０の設定がなされる。なお、
２Ｔcyc ＞Ｔram ＞Ｔcyc が成り立つようなＲＡＭアク
セス時間Ｔram とＣＰＵサイクル時間Ｔcyc との組合せ
が採用される場合には、ＲＡＭ＿ＷＡＩＴ＝１の設定が
なされる。この場合には、Ｔram ＋Ｔalg ＞２Ｔcyc な
らばＤＡＴＡ＿ＩＮ＿ＳＥＬ＝１の設定が、Ｔram ＋Ｔ
alg ＜２Ｔcyc ならばＤＡＴＡ＿ＩＮ＿ＳＥＬ＝０の設
定がそれぞれなされる。
Ｍ＿ＷＡＩＴ及びＤＡＴＡ＿ＩＮ＿ＳＥＬは、シングル
チップ・マイクロコンピュータ１０のユーザにより決定
され、かつ初期化プログラムを実行することによりそれ
ぞれ設定値レジスタ７２に書き込まれる。設定値ＲＯＭ
＿ＷＡＩＴは、ＲＯＭアクセス時間Ｔrom とＣＰＵサイ
クル時間Ｔcyc との関係に応じて決定される。具体的に
は、Ｔcyc ＝１０ｎｓならば２Ｔcyc ＞Ｔrom ＞Ｔcyc
であるので、ＲＯＭ＿ＷＡＩＴ＝１の設定がなされる。
Ｔcyc ＝２０ｎｓならばＴrom ＜Ｔcyc であるので、Ｒ
ＯＭ＿ＷＡＩＴ＝０の設定がなされる。設定値ＲＡＭ＿
ＷＡＩＴは、ＲＡＭアクセス時間ＴramとＣＰＵサイク
ル時間Ｔcyc との関係に応じて決定される。具体的に
は、Ｔcyc＝１０ｎｓ及び２０ｎｓのいずれにおいても
Ｔram ＜Ｔcyc であるので、ＲＡＭ＿ＷＡＩＴ＝０の設
定がなされる。設定値ＤＡＴＡ＿ＩＮ＿ＳＥＬは、ＲＡ
Ｍアクセス時間Ｔram とアライナ処理時間Ｔalg との和
と、ＣＰＵサイクル時間Ｔcyc との関係に応じて決定さ
れる。具体的には、Ｔcyc ＝１０ｎｓならばＴram ＋Ｔ
alg ＞Ｔcyc であるので、バスラッチ６６を通るデータ
転送経路がデータ入力スイッチ６７によって選択される
ように、ＤＡＴＡ＿ＩＮ＿ＳＥＬ＝１の設定がなされ
る。Ｔcyc ＝２０ｎｓならばＴram ＋Ｔalg ＜Ｔcyc で
あるので、バスラッチ６６を経由しないデータ転送経路
がデータ入力スイッチ６７によって選択されるように、
ＤＡＴＡ＿ＩＮ＿ＳＥＬ＝０の設定がなされる。なお、
２Ｔcyc ＞Ｔram ＞Ｔcyc が成り立つようなＲＡＭアク
セス時間Ｔram とＣＰＵサイクル時間Ｔcyc との組合せ
が採用される場合には、ＲＡＭ＿ＷＡＩＴ＝１の設定が
なされる。この場合には、Ｔram ＋Ｔalg ＞２Ｔcyc な
らばＤＡＴＡ＿ＩＮ＿ＳＥＬ＝１の設定が、Ｔram ＋Ｔ
alg ＜２Ｔcyc ならばＤＡＴＡ＿ＩＮ＿ＳＥＬ＝０の設
定がそれぞれなされる。
【００１６】図３は、内部クロック信号ＩＣＬＫが１０
０ＭＨｚの周波数を有する場合（Ｔcyc ＝１０ｎｓの場
合）のＲＯＭ２０の読み出しアクセス過程を示してい
る。サイクル１では、ＲＯＭ２０からＲＯＭバス２２へ
の特定の命令の読み出しを、内部クロック信号ＩＣＬＫ
の立ち上がりエッジに同期して命令処理部５０が起動す
る。サイクル２では、レジスタ７２に記憶された設定値
ＲＯＭ＿ＷＡＩＴ（＝１）に応じて単一のウェイトサイ
クルがＲＯＭアクセス過程に挿入されるように、ウェイ
ト制御回路７１が命令処理部５０を制御する。サイクル
３では、ＲＯＭバス２２の上に読み出された命令を、内
部クロック信号ＩＣＬＫの立ち上がりエッジに同期して
命令処理部５０が実行する。また、命令処理部５０は、
サイクル３において、ＲＯＭ２０からＲＯＭバス２２へ
の次の命令の読み出しを内部クロック信号ＩＣＬＫの立
ち上がりエッジに同期して起動する。
０ＭＨｚの周波数を有する場合（Ｔcyc ＝１０ｎｓの場
合）のＲＯＭ２０の読み出しアクセス過程を示してい
る。サイクル１では、ＲＯＭ２０からＲＯＭバス２２へ
の特定の命令の読み出しを、内部クロック信号ＩＣＬＫ
の立ち上がりエッジに同期して命令処理部５０が起動す
る。サイクル２では、レジスタ７２に記憶された設定値
ＲＯＭ＿ＷＡＩＴ（＝１）に応じて単一のウェイトサイ
クルがＲＯＭアクセス過程に挿入されるように、ウェイ
ト制御回路７１が命令処理部５０を制御する。サイクル
３では、ＲＯＭバス２２の上に読み出された命令を、内
部クロック信号ＩＣＬＫの立ち上がりエッジに同期して
命令処理部５０が実行する。また、命令処理部５０は、
サイクル３において、ＲＯＭ２０からＲＯＭバス２２へ
の次の命令の読み出しを内部クロック信号ＩＣＬＫの立
ち上がりエッジに同期して起動する。
【００１７】図４は、内部クロック信号ＩＣＬＫが５０
ＭＨｚの周波数を有する場合（Ｔcyc ＝２０ｎｓの場
合）のＲＯＭ２０の読み出しアクセス過程を示してい
る。ＲＯＭ＿ＷＡＩＴ＝０の設定がなされるので、ＲＯ
Ｍ２０のアクセス過程に無用のウェイトサイクルが挿入
されることはない。サイクル１の間にＲＯＭバス２２の
上に読み出された命令は、サイクル２において命令処理
部５０により直ちに実行される。また、サイクル２では
ＲＯＭ２０から次の命令が読み出される。
ＭＨｚの周波数を有する場合（Ｔcyc ＝２０ｎｓの場
合）のＲＯＭ２０の読み出しアクセス過程を示してい
る。ＲＯＭ＿ＷＡＩＴ＝０の設定がなされるので、ＲＯ
Ｍ２０のアクセス過程に無用のウェイトサイクルが挿入
されることはない。サイクル１の間にＲＯＭバス２２の
上に読み出された命令は、サイクル２において命令処理
部５０により直ちに実行される。また、サイクル２では
ＲＯＭ２０から次の命令が読み出される。
【００１８】図５は、内部クロック信号ＩＣＬＫが５０
ＭＨｚの周波数を有する場合（Ｔcyc ＝２０ｎｓの場
合）のＲＡＭ２４の読み出しアクセス過程を示してい
る。このケースではＴram ＋Ｔalg ＜Ｔcyc であるの
で、ＲＡＭ２４のアクセス過程に無用のウェイトサイク
ルが挿入されることがないようにＲＡＭ＿ＷＡＩＴ＝０
の設定がなされ、かつバスラッチ６６を経由しないデー
タ転送経路が選択されるようにＤＡＴＡ＿ＩＮ＿ＳＥＬ
＝０の設定がなされる。したがって、サイクル１の開始
時点からＲＡＭアクセス時間Ｔram （＝８ｎｓ）の後に
ＲＡＭ２４からＲＡＭバス２６の上にデータが読み出さ
れ、該読み出されたデータに直ちにアライナ６１により
前処理が施される。この前処理はサイクル１の終了時点
までに完了し、サイクル２における内部クロック信号Ｉ
ＣＬＫの立ち上がりエッジに同期して前処理済みのデー
タがレジスタ６２に記憶される。そして、レジスタ６２
に記憶されたデータに更に処理が施される。ＲＡＭバス
２６は、ＲＡＭ２４から読み出されたデータをサイクル
１の終了時点まで保持する。サイクル２では、ＲＡＭバ
ス２６を他のデータアクセスに使用することができる。
ＭＨｚの周波数を有する場合（Ｔcyc ＝２０ｎｓの場
合）のＲＡＭ２４の読み出しアクセス過程を示してい
る。このケースではＴram ＋Ｔalg ＜Ｔcyc であるの
で、ＲＡＭ２４のアクセス過程に無用のウェイトサイク
ルが挿入されることがないようにＲＡＭ＿ＷＡＩＴ＝０
の設定がなされ、かつバスラッチ６６を経由しないデー
タ転送経路が選択されるようにＤＡＴＡ＿ＩＮ＿ＳＥＬ
＝０の設定がなされる。したがって、サイクル１の開始
時点からＲＡＭアクセス時間Ｔram （＝８ｎｓ）の後に
ＲＡＭ２４からＲＡＭバス２６の上にデータが読み出さ
れ、該読み出されたデータに直ちにアライナ６１により
前処理が施される。この前処理はサイクル１の終了時点
までに完了し、サイクル２における内部クロック信号Ｉ
ＣＬＫの立ち上がりエッジに同期して前処理済みのデー
タがレジスタ６２に記憶される。そして、レジスタ６２
に記憶されたデータに更に処理が施される。ＲＡＭバス
２６は、ＲＡＭ２４から読み出されたデータをサイクル
１の終了時点まで保持する。サイクル２では、ＲＡＭバ
ス２６を他のデータアクセスに使用することができる。
【００１９】図６は、内部クロック信号ＩＣＬＫが１０
０ＭＨｚの周波数を有する場合（Ｔcyc ＝１０ｎｓの場
合）のＲＡＭ２４の読み出しアクセス過程を示してい
る。このケースではＴram ＜Ｔcyc かつＴram ＋Ｔalg
＞Ｔcyc であるので、ＲＡＭ２４のアクセス過程に無用
のウェイトサイクルが挿入されることがないようにＲＡ
Ｍ＿ＷＡＩＴ＝０の設定がなされ、かつバスラッチ６６
を通るデータ転送経路が選択されるようにＤＡＴＡ＿Ｉ
Ｎ＿ＳＥＬ＝１の設定がなされる。したがって、サイク
ル１の開始時点からＲＡＭアクセス時間Ｔram （＝８ｎ
ｓ）の後にＲＡＭ２４からＲＡＭバス２６の上にデータ
が読み出され、該読み出されたデータがサイクル２にお
ける内部クロック信号ＩＣＬＫの立ち上がりエッジに同
期してバスラッチ６６にラッチされる。サイクル２にお
いて、アライナ６１はラッチ済みのデータに前処理を施
す。この前処理はサイクル２の終了時点までに完了し、
サイクル３における内部クロック信号ＩＣＬＫの立ち上
がりエッジに同期して前処理済みのデータがレジスタ６
２に記憶される。そして、レジスタ６２に記憶されたデ
ータに更に処理が施される。ＲＡＭバス２６は、ＲＡＭ
２４から読み出されたデータをサイクル１の終了時点ま
で保持する。該データはバスラッチ６６に保存されるの
で、サイクル２ではＲＡＭバス２６を他のデータアクセ
スに使用することができる。なお、図６のケースにおい
てバスラッチ６６を経由しないデータ転送経路が選択さ
れた状態を想定すると、この状態ではＲＡＭバス２６の
使用効率が悪くなる。ＲＡＭバス２６は、ＲＡＭ２４か
ら読み出されたデータがアライナ６１へ供給され続ける
ように、該データをサイクル２の終了時点まで保持しな
ければならないからである。
０ＭＨｚの周波数を有する場合（Ｔcyc ＝１０ｎｓの場
合）のＲＡＭ２４の読み出しアクセス過程を示してい
る。このケースではＴram ＜Ｔcyc かつＴram ＋Ｔalg
＞Ｔcyc であるので、ＲＡＭ２４のアクセス過程に無用
のウェイトサイクルが挿入されることがないようにＲＡ
Ｍ＿ＷＡＩＴ＝０の設定がなされ、かつバスラッチ６６
を通るデータ転送経路が選択されるようにＤＡＴＡ＿Ｉ
Ｎ＿ＳＥＬ＝１の設定がなされる。したがって、サイク
ル１の開始時点からＲＡＭアクセス時間Ｔram （＝８ｎ
ｓ）の後にＲＡＭ２４からＲＡＭバス２６の上にデータ
が読み出され、該読み出されたデータがサイクル２にお
ける内部クロック信号ＩＣＬＫの立ち上がりエッジに同
期してバスラッチ６６にラッチされる。サイクル２にお
いて、アライナ６１はラッチ済みのデータに前処理を施
す。この前処理はサイクル２の終了時点までに完了し、
サイクル３における内部クロック信号ＩＣＬＫの立ち上
がりエッジに同期して前処理済みのデータがレジスタ６
２に記憶される。そして、レジスタ６２に記憶されたデ
ータに更に処理が施される。ＲＡＭバス２６は、ＲＡＭ
２４から読み出されたデータをサイクル１の終了時点ま
で保持する。該データはバスラッチ６６に保存されるの
で、サイクル２ではＲＡＭバス２６を他のデータアクセ
スに使用することができる。なお、図６のケースにおい
てバスラッチ６６を経由しないデータ転送経路が選択さ
れた状態を想定すると、この状態ではＲＡＭバス２６の
使用効率が悪くなる。ＲＡＭバス２６は、ＲＡＭ２４か
ら読み出されたデータがアライナ６１へ供給され続ける
ように、該データをサイクル２の終了時点まで保持しな
ければならないからである。
【００２０】なお、上記３つの設定値ＲＯＭ＿ＷＡＩ
Ｔ，ＲＡＭ＿ＷＡＩＴ及びＤＡＴＡ＿ＩＮ＿ＳＥＬに代
えて、シングルチップ・マイクロコンピュータ１０のユ
ーザにより決定された外部クロック信号ＥＣＬＫの周波
数をレジスタ７２に設定するようにしてもよい。内部ク
ロック信号ＩＣＬＫのサイクル時間（ＣＰＵサイクル時
間）Ｔcyc は、レジスタ７２に設定された外部クロック
信号ＥＣＬＫの周波数と、クロック制御信号ＣＴＲＬに
より指定された周波数比率とに基づいて算出される。Ｒ
ＯＭアクセス時間Ｔrom 、ＲＡＭアクセス時間Ｔram 及
びアライナ処理時間Ｔalg は、いずれも既知の時間であ
る。これらの既知時間と、算出されたＣＰＵサイクル時
間Ｔcyc とに基づいて、上記３つの値ＲＯＭ＿ＷＡＩ
Ｔ，ＲＡＭ＿ＷＡＩＴ及びＤＡＴＡ＿ＩＮ＿ＳＥＬがメ
モリアクセス制御回路７０により自動的に決定され得
る。
Ｔ，ＲＡＭ＿ＷＡＩＴ及びＤＡＴＡ＿ＩＮ＿ＳＥＬに代
えて、シングルチップ・マイクロコンピュータ１０のユ
ーザにより決定された外部クロック信号ＥＣＬＫの周波
数をレジスタ７２に設定するようにしてもよい。内部ク
ロック信号ＩＣＬＫのサイクル時間（ＣＰＵサイクル時
間）Ｔcyc は、レジスタ７２に設定された外部クロック
信号ＥＣＬＫの周波数と、クロック制御信号ＣＴＲＬに
より指定された周波数比率とに基づいて算出される。Ｒ
ＯＭアクセス時間Ｔrom 、ＲＡＭアクセス時間Ｔram 及
びアライナ処理時間Ｔalg は、いずれも既知の時間であ
る。これらの既知時間と、算出されたＣＰＵサイクル時
間Ｔcyc とに基づいて、上記３つの値ＲＯＭ＿ＷＡＩ
Ｔ，ＲＡＭ＿ＷＡＩＴ及びＤＡＴＡ＿ＩＮ＿ＳＥＬがメ
モリアクセス制御回路７０により自動的に決定され得
る。
【００２１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、内蔵メモリから読み出したデータの転送経路をＣＰ
Ｕクロック信号のサイクル時間に応じて変更できるよう
にしたので、高いメモリアクセス効率を有するシングル
チップ・マイクロコンピュータを実現することができ
る。
ば、内蔵メモリから読み出したデータの転送経路をＣＰ
Ｕクロック信号のサイクル時間に応じて変更できるよう
にしたので、高いメモリアクセス効率を有するシングル
チップ・マイクロコンピュータを実現することができ
る。
【図１】本発明に係るシングルチップ・マイクロコンピ
ュータの構成例を示すブロック図である。
ュータの構成例を示すブロック図である。
【図２】図１中のＣＰＵの内部構成を示すブロック図で
ある。
ある。
【図３】内部クロック信号が１００ＭＨｚの周波数を有
する場合の図１中のＲＯＭの読み出しアクセス過程を示
すタイミング図である。
する場合の図１中のＲＯＭの読み出しアクセス過程を示
すタイミング図である。
【図４】内部クロック信号が５０ＭＨｚの周波数を有す
る場合の図１中のＲＯＭの読み出しアクセス過程を示す
タイミング図である。
る場合の図１中のＲＯＭの読み出しアクセス過程を示す
タイミング図である。
【図５】内部クロック信号が５０ＭＨｚの周波数を有す
る場合の図１中のＲＡＭの読み出しアクセス過程を示す
タイミング図である。
る場合の図１中のＲＡＭの読み出しアクセス過程を示す
タイミング図である。
【図６】内部クロック信号が１００ＭＨｚの周波数を有
する場合の図１中のＲＡＭの読み出しアクセス過程を示
すタイミング図である。
する場合の図１中のＲＡＭの読み出しアクセス過程を示
すタイミング図である。
１０ シングルチップ・マイクロコンピュータ １２ ＣＰＵ １４ 内部クロック生成回路（クロック手段） １６ 外部クロック端子 １８ クロック制御端子 ２０ ＲＯＭ（メモリ手段，第１のメモリ） ２２ ＲＯＭバス（第１のバス） ２４ ＲＡＭ（メモリ手段，第２のメモリ） ２６ ＲＡＭバス（第２のバス） ２８ 外部バスインターフェイス ３０ ＩＯバス（第３のバス） ３２ 外部バス端子 ３４ タイマ ３６ ＤＭＡ／テスト制御回路（ＤＭＡ制御手段，テス
ト制御手段） ３８ ＲＯＭバススイッチ ４０ ＲＡＭバススイッチ ５０ 命令処理部（処理手段） ５５ 命令バススイッチ ６０ データ処理部（データ処理手段） ６１ アライナ（前処理手段） ６２ レジスタ（レジスタ手段） ６５ データバススイッチ ６６ バスラッチ（バスラッチ手段） ６７ データ入力スイッチ（スイッチ手段） ７０ メモリアクセス制御回路（制御手段） ７１ ウェイト制御回路 ７２ 設定値レジスタ ＣＴＲＬ クロック制御信号 ＤＡＴＡ＿ＩＮ＿ＳＥＬ データ入力スイッチの切換設
定値 ＥＣＬＫ 外部クロック信号 ＩＣＬＫ 内部クロック信号 ＲＡＭ＿ＷＡＩＴ ＲＡＭアクセスに係るウェイトサイ
クル数の設定値 ＲＯＭ＿ＷＡＩＴ ＲＯＭアクセスに係るウェイトサイ
クル数の設定値 ＳＥＬ 選択信号 ＳＥＴ レジスタ設定信号 Ｔalg アライナ処理時間（前処理時間） Ｔcyc ＣＰＵサイクル時間 Ｔram ＲＡＭアクセス時間 Ｔrom ＲＯＭアクセス時間
ト制御手段） ３８ ＲＯＭバススイッチ ４０ ＲＡＭバススイッチ ５０ 命令処理部（処理手段） ５５ 命令バススイッチ ６０ データ処理部（データ処理手段） ６１ アライナ（前処理手段） ６２ レジスタ（レジスタ手段） ６５ データバススイッチ ６６ バスラッチ（バスラッチ手段） ６７ データ入力スイッチ（スイッチ手段） ７０ メモリアクセス制御回路（制御手段） ７１ ウェイト制御回路 ７２ 設定値レジスタ ＣＴＲＬ クロック制御信号 ＤＡＴＡ＿ＩＮ＿ＳＥＬ データ入力スイッチの切換設
定値 ＥＣＬＫ 外部クロック信号 ＩＣＬＫ 内部クロック信号 ＲＡＭ＿ＷＡＩＴ ＲＡＭアクセスに係るウェイトサイ
クル数の設定値 ＲＯＭ＿ＷＡＩＴ ＲＯＭアクセスに係るウェイトサイ
クル数の設定値 ＳＥＬ 選択信号 ＳＥＴ レジスタ設定信号 Ｔalg アライナ処理時間（前処理時間） Ｔcyc ＣＰＵサイクル時間 Ｔram ＲＡＭアクセス時間 Ｔrom ＲＯＭアクセス時間
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 15/78
Claims (5)
- 【請求項１】 データを記憶するためのメモリ手段と、 前記メモリ手段に接続されたバス手段と、 可変のサイクル時間を持つ内部クロック信号を供給する
ためのクロック手段と、 特定のデータを前記内部クロック信号に同期して処理す
るように、前記バス手段を介した前記メモリ手段への読
み出しアクセス過程を前記内部クロック信号に同期して
開始するためのデータ処理手段と、 前記メモリ手段から前記バス手段の上に読み出されたデ
ータを前記内部クロック信号に同期してラッチするため
のバスラッチ手段と、 前記メモリ手段から前記バス手段の上に読み出されたデ
ータと、前記バスラッチ手段にラッチされたデータとの
いずれかを選択的に前記データ処理手段へ供給するため
のスイッチ手段と、前記スイッチ手段から供給されたデータに前処理を施す
ための前処理手段と、 前記前処理が施されたデータを前
記内部クロック信号に同期して記憶するためのレジスタ
手段と、 前記メモリ手段のアクセス時間と前記前処理に要する時
間との和と、前記内部クロック信号の選択されたサイク
ル時間との関係に応じて決定された切換に従って前記ス
イッチ手段を制御するための制御手段とを備えたことを
特徴とするシングルチップ・マイクロコンピュータ。 - 【請求項２】 請求項１記載のシングルチップ・マイク
ロコンピュータにおいて、 命令を記憶するためのＲＯＭと、 前記ＲＯＭに接続されたＲＯＭバスとを更に備えたこと
を特徴とするシングルチップ・マイクロコンピュータ。 - 【請求項３】 請求項２記載のシングルチップ・マイク
ロコンピュータにおいて、 データ入出力のための外部バス端子と、 前記バス手段及び前記ＲＯＭバスから独立して前記外部
バス端子に接続されたＩＯバスとを更に備えたことを特
徴とするシングルチップ・マイクロコンピュータ。 - 【請求項４】 請求項３記載のシングルチップ・マイク
ロコンピュータにおいて、 データのＤＭＡ転送を実現するように前記ＩＯバスを前
記バス手段及び前記ＲＯＭバスに接続するためのＤＭＡ
制御手段を更に備えたことを特徴とするシングルチップ
・マイクロコンピュータ。 - 【請求項５】 請求項３記載のシングルチップ・マイク
ロコンピュータにおいて、 前記メモリ手段及び前記ＲＯＭのテストを実現するよう
に前記ＩＯバスを前記バス手段及び前記ＲＯＭバスに接
続するためのテスト制御手段を更に備えたことを特徴と
するシングルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06256697A JP3313042B2 (ja) | 1996-03-22 | 1997-03-17 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-65966 | 1996-03-22 | ||
| JP6596696 | 1996-03-22 | ||
| JP06256697A JP3313042B2 (ja) | 1996-03-22 | 1997-03-17 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319651A JPH09319651A (ja) | 1997-12-12 |
| JP3313042B2 true JP3313042B2 (ja) | 2002-08-12 |
Family
ID=26403616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06256697A Expired - Fee Related JP3313042B2 (ja) | 1996-03-22 | 1997-03-17 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3313042B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001034530A (ja) | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | マイクロコンピュータおよびメモリアクセス制御方法 |
| JP2001216152A (ja) * | 2000-01-28 | 2001-08-10 | Rooran:Kk | 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 |
| JP3638271B2 (ja) | 2002-07-23 | 2005-04-13 | 沖電気工業株式会社 | 情報処理装置 |
| JP3800164B2 (ja) | 2002-10-18 | 2006-07-26 | ソニー株式会社 | 情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラム |
-
1997
- 1997-03-17 JP JP06256697A patent/JP3313042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09319651A (ja) | 1997-12-12 |
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