JP2001043129A - 半導体装置及びその設計方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 システムＬＳＩの設計に関し、設計者の負担
を軽減する半導体装置及びその設計方法を得る。 【解決手段】 複数のメモリと各々のメモリの制御信号
の遅延時間（応答時間）を設定する制御回路を基にシス
テムを設計するために用いるＣＡＤ１に、システムＣの
構成に関するデータを入力する。ＣＡＤ１は、前記デー
タから、１チップとして形成されうるものと、１チップ
で設計できないものを抽出する。又、１チップ条件を満
たすものと満たさないものを色を変えて表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばシステムＬ
ＳＩと称されるような半導体装置の設計方法及びそれに
よって得られた半導体装置に関する。

【０００２】

【従来の技術】半導体装置の微細化が進み、このまま微
細化が進めば、近い将来、例えばパーソナルコンピュー
タのマザーボードに搭載される全てのＬＳＩを１チップ
化できると言われている。

【０００３】このように、複雑な応用システムの制御を
１チップ化したものをシステムＬＳＩと呼んでいる。こ
れは、ＡＳＩＣ（特定分野用ＩＣ）の発展形とも言え
る。現在のシステムＬＳＩを搭載した身近な例と言え
ば、携帯電話が挙げられる。一昔前では、携帯電話は、
大型かつ高価なため、ごくわずかの人しか持っていなか
った。しかし、半導体装置の微細化技術の進歩のおかげ
で、広く一般大衆が持つことができるくらい小型化かつ
安価なものになった。

【０００４】以上のように、システムの構成要素をでき
るだけ１チップ化すれば、システム自体の小型化、安価
の他に、消費電力の削減、信号の処理速度の向上など、
様々なメリットがある。

【０００５】そのようなシステムＬＳＩの時代に突入す
ると、システム自体だけでなく、それをとりまく文化も
大きく変わると言われている。ＬＳＩの設計・製造も例
外ではない。

【０００６】そのＬＳＩの設計・製造について、図２８
に示すように、従来では、システム設計者がメモリＣａ
１とロジック回路Ｃａ２（ＣＰＵやメモリＣａ１とＣＰ
Ｕとを制御する制御回路等を含む）とを含むシステムを
設計する。次に、回路設計者がメモリＣａ１及びロジッ
ク回路Ｃａ２を含む回路図Ｃａを従来のＣＡＤ(compute
r aided design）を用いて描き、この回路図をレイアウ
トデータＤａ１に変換する。次に、レイアウトデータＤ
ａ１を基に、製造プロセスＡを用いて、システムＬＳＩ
が完成する。このように、回路設計者が１台のＣＡＤ上
に描いた回路図がそのままシステムになる。すなわち、
これは、回路設計者がシステムを設計したことにほぼ等
しく、等価的には図２９に示すように、将来ではシステ
ムの設計から完成に至るまでの設計・製造が非常に簡素
化されることが予想される。

【０００７】以上のように、システムを構成する回路を
できるだけ１チップ化すれば、ＬＳＩ自体のみならず、
それを取り巻く設計・製造に多大なメリットが生じる。

【０００８】

【発明が解決しようとする課題】しかしながら、システ
ムを構成する全ての回路を１チップ化することが困難な
場合がある。例えば、メモリへのアクセススピードの高
速化、システムの低消費電力化、大容量メモリ、メモリ
の種類等の要求（外的要因）を考慮すると、メモリＣａ
１を製造プロセスＡを用いて製造できない場合がある。
この場合、例えば、ある回路設計者がメモリＣａ１を従
来のＣＡＤを用いて描き、この回路図をレイアウトデー
タＤａ２に変換する。次に、レイアウトデータＤａ２を
基に、製造プロセスＢを用いて、メモリＣａ１を搭載し
たチップが完成する。一方、別の回路設計者がロジック
回路Ｃａ２を従来のＣＡＤを用いて描き、この回路図を
レイアウトデータＤａ３に変換する。次に、レイアウト
データＤａ３を基に、製造プロセスＡを用いて、ロジッ
ク回路Ｃａ２を搭載したチップが完成する。これら２つ
のチップをボードに搭載することによって、ようやく、
上記の要求を満たすシステムが完成する。

【０００９】また、例えば、ＣＡＤを用いた設計の途中
で、コストの点から、１チップ化するよりもマルチチッ
プ化（複数のチップに分けること）の方がよいという要
求Ｒ１（外的要因）が生じると、回路設計をやり直さな
ければならない。

【００１０】以上のように、１チップ化によるメリット
は多大であるが、現実には外的要因に応じて、１チップ
化するかどうか考慮して設計しなければならないので、
設計者に負担がかかるという問題点がある。

【００１１】本発明は、以上の問題点を解決するために
なされたものであり、システムＬＳＩの設計に関し、設
計者の負担を軽減する半導体装置及びその設計方法を得
ることを目的とする。

【００１２】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、ロジック回路と、複数種類のメモリ
と、前記ロジック回路と前記複数種類のメモリの全てと
の間に介在し、前記ロジック回路から見た前記複数種類
のメモリの各々の応答時間を設定するためのメモリ制御
回路とを備える。

【００１３】本発明の請求項２に係る課題解決手段にお
いて、前記メモリ制御回路は、前記ロジック回路から前
記複数種類のメモリの各々へ伝搬する制御信号の遅延時
間を設定するための遅延時間設定回路を含む。

【００１４】本発明の請求項３に係る課題解決手段にお
いて、前記メモリ制御回路は、前記ロジック回路と前記
メモリとの間に介在するキャッシュメモリを含む。

【００１５】本発明の請求項４に係る課題解決手段は、
（ａ）システムを設計するために用いるＣＡＤ（comput
er aided design）に、前記システムの構成に関するデ
ータを入力するステップと、（ｂ）前記データから、１
チップとして形成されうるものを前記ＣＡＤが抽出する
ステップとを備える。

【００１６】本発明の請求項５に係る課題解決手段にお
いて、前記システムはメモリとロジック回路とを含み、
前記ステップ（ｂ）は、（ｂ−１）前記メモリの構成に
関するデータに基づいて、前記ロジック回路と１チップ
で設計できないメモリを抽出するステップを含む。

【００１７】本発明の請求項６に係る課題解決手段は、
前記ステップ（ｂ−１）において、前記ロジック回路と
共に配置されるメモリよりも処理速度が速いメモリが抽
出される。

【００１８】本発明の請求項７に係る課題解決手段は、
前記ロジック回路と前記メモリとの間に、前記ロジック
回路から見た前記メモリの応答時間を設定するためのメ
モリ制御回路を配置する。

【００１９】本発明の請求項８に係る課題解決手段は、
前記ステップ（ｂ−１）において、前記ロジック回路と
は電源電圧が異なるメモリが抽出される。

【００２０】本発明の請求項９に係る課題解決手段にお
いて、前記ステップ（ａ）は、（ａ−１）前記データを
示すイメージを表示するステップを含み、前記ステップ
（ｂ−１）は、（ｂ−１−１）前記ステップ（ａ−１）
によって表示されているイメージのうち、前記メモリの
データの中から前記１チップ条件を満たすデータに対応
するイメージが顕著化するように表示する。

【００２１】本発明の請求項１０に係る課題解決手段に
おいて、前記ＣＡＤには前記ロジック回路、前記メモリ
の構成に関するデータが、複数種類、登録されている。

【００２２】

【発明の実施の形態】図１は本発明のＣＡＤ１による設
計・製造過程を示す概念図である。図１のＣＡＤ１は、
図２８のブロックＡ１の概念を集約したものと言える。
このＣＡＤ１は、従来の技術で説明した外的要因に応じ
て１チップ化できるかどうかを判断したり、回路設計の
負担が軽減する回路（シンボル）を提供したりする。こ
れによって、設計者にかかる負担を軽減する。以下、詳
しく説明する。

【００２３】実施の形態１．実施の形態１において設計
しようとするシステムの構成の概念を図２に示す。図２
のシステムＣは、メモリシンボルＳＭ（ＳＭ：Scalable
Memory）、メモリ制御回路シンボルＳＣ（ＳＣ：Scala
ble Control）、ロジック回路シンボルＬを含む。メモ
リ制御回路シンボルＳＣ、メモリシンボルＳＭ、ロジッ
ク回路シンボルＬを含め、以下に説明する全てのシンボ
ルは、従来のＣＡＤ同様、ＣＡＤ１内のライブラリＬＢ
に登録されており、ライブラリＬＢに登録されたシンボ
ルを選択してＣＡＤ１の画面上に配置することによっ
て、システムＣを構成する。

【００２４】メモリシンボルＳＭは、ＤＲＡＭ（ダイナ
ミックＲＡＭ、ＥＤＯあるいはＳＤＯ等いかなる種類で
もよい）、ＳＲＡＭ（スタティックＲＡＭ、シングルポ
ート、マルチポート等いかなる種類でもよい）、ＦＲＡ
Ｍ（フラッシュメモリ、Ａｎｄ、Ｎｏｒ、Ｄｉ−Ｎｏｒ
等いかなる種類でもよい）等のメモリに対応するシンボ
ルである。

【００２５】メモリ制御回路シンボルＳＣに対応する半
導体素子としては、例えばキャッシュメモリが挙げられ
る。その他の具体的な構成は後述する。

【００２６】ロジック回路シンボルＬは、ＣＰＵやシス
テムをユーザーの仕様に合うように制御するためのユー
ザーロジック等に対応するシンボルである。

【００２７】メモリシンボルＳＭの内部構成の概念を図
３に示す。メモリシンボルＳＭは、セレクタ２０１、セ
ンスアンプ２０２、セレクタ２０３、アドレス制御回路
２０４、コラムデコーダ２０５、ローデコーダ２０６、
メモリ２０７を含む。図３に描いているクロック信号、
リードライト信号、アドレス信号、書き込みデータはメ
モリ制御回路シンボルＳＣから伝搬し、読み出しデータ
はメモリ制御回路シンボルＳＣへ与えられる。動作を説
明すると、アドレス制御回路２０４、コラムデコーダ２
０５、ローデコーダ２０６によって、メモリ２０７を構
成するメモリセル（図示せず）のうち、アドレス信号が
示すメモリセルが選択される。リードライト信号が書き
込みを示すとき、書き込みデータがセレクタ２０１、セ
ンスアンプ２０２を介して、選択されたメモリセルへク
ロック信号に応じて書き込まれる。リードライト信号が
読み出しを示すとき、選択されたメモリセルのデータが
センスアンプ２０２、セレクタ２０３を介して、読み出
しデータとしてクロック信号に応じて読み出される。

【００２８】以上のロジック回路シンボルＬやメモリシ
ンボルＳＭの各々は、一種類だけでなく、様々な種類が
ライブラリＬＢに予め登録されている。

【００２９】メモリ制御回路シンボルＳＣは、回路設計
の容易化のために追加され、ロジック回路シンボルＬと
メモリシンボルＳＭとの間に介在するように配置され
る。メモリ制御回路シンボルＳＣは、一種類だけでな
く、ロジック回路シンボルＬとメモリシンボルＳＭとの
考えられる全ての組み合わせに対応する様々な種類がラ
イブラリＬＢに予め登録されている。

【００３０】まずは、外的要因を考慮せずに、システム
Ｃの全ての構成要素を１チップ化したレイアウトデータ
を得るため、ＣＡＤ１にシステムＣの構成を入力する。
ＣＡＤ１に入力した構成Ｃ２を図４に示す。外的要因を
満たせば、このまま、構成Ｃ２から１チップ化したレイ
アウトデータＤ１（図１）を生成することになる。

【００３１】もし、外的要因を満たさなければ、その外
的要因に応じて、例えばマルチチップ化の要求の下、メ
モリシンボルＳＭを図５のように構成Ｃ２から全部移動
して外部回路の構成Ｃ１に含ませたり、あるいは、図６
のように構成Ｃ２から一部移動して外部回路の構成Ｃ１
に含ませたりする。以上の編集は、実施の形態１では設
計者がＣＡＤ１を操作して行う。構成Ｃ１，Ｃ２からそ
れぞれレイアウトデータＤ２，Ｄ３を生成する。

【００３２】全部移動．図５について、構成Ｃ１は図４
の構成Ｃ２に存在した全てのメモリシンボルＳＭからな
り、構成Ｃ２はメモリ制御回路シンボルＳＣとロジック
回路シンボルＬとからなる。以上のような分け方をする
場合として、例えば、システム要求が低く（例えば、メ
モリの応答時間が低速で、メモリの種類が少ないも
の）、かつ、メモリシンボルＳＭ、メモリ制御回路シン
ボルＳＣ、ロジック回路シンボルＬの総面積が１チップ
の面積を超えてしまう場合が挙げられる。まず、総面積
が１チップの面積を超えてしまうので、メモリシンボル
ＳＭを構成Ｃ２の外に配置する。メモリシンボルＳＭを
構成Ｃ２の外に配置すると、メモリを別途にチップ化す
ることになるので、メモリへのアクセススピードが落ち
るが、ここでは、システム要求が低いので、全てのメモ
リシンボルＳＭを構成Ｃ２の外に配置してもシステム要
求を満たす場合を考える。全てのメモリシンボルＳＭを
構成Ｃ２の外に配置したので、その分、構成Ｃ２が配置
される領域に充分な空きが生じ、ロジック回路シンボル
Ｌとメモリ制御回路シンボルＳＣとを１チップ内に形成
することができる。

【００３３】また、以上のような分け方をする場合とし
ては、メモリの応答時間が低速である場合の他、メモリ
シンボルＳＭ、メモリ制御回路シンボルＳＣ、ロジック
回路シンボルＬを１チップ化できるだけの領域はある
が、コストパフォーマンスが悪い場合や、メモリシンボ
ルＳＭとメモリ制御回路シンボルＳＣ、ロジック回路シ
ンボルＬとに対応した半導体素子の製造方法が各々異な
るため、同じ製造プロセスで造れないので、１チップ化
できない場合等もある。なお、メモリ制御回路シンボル
ＳＣを構成Ｃ２において、ロジック回路シンボルＬと共
に配置することによって、構成Ｃ２から構成Ｃ１のメモ
リシンボルＳＭへのアクセススピードを向上させてい
る。以上が全部移動についての説明である。

【００３４】一部移動．図６について、構成Ｃ１は図４
の構成Ｃ２に存在した一部のメモリシンボルＳＭからな
り、構成Ｃ２は、残りのメモリシンボルＳＭとメモリ制
御回路シンボルＳＣとロジック回路シンボルＬとからな
る。以上のような分け方をする場合としては、例えば、
システム要求が高く（例えば、メモリの応答時間が中程
度で、メモリの種類が多いもの）、かつ、メモリシンボ
ルＳＭ、メモリ制御回路シンボルＳＣ、ロジック回路シ
ンボルＬの総面積が１チップの面積を超えてしまう場合
が挙げられる。まず、総面積が１チップの面積を超えて
しまうので、メモリシンボルＳＭを構成Ｃ２の外に配置
する。メモリシンボルＳＭの全てを構成Ｃ２の外に形成
すると、メモリへのアクセススピードが大きく落ちるの
で、ここでは、システム要求を満たす程度に、一部のメ
モリシンボルＳＭを構成Ｃ２の外に配置する。一部のメ
モリシンボルＳＭを構成Ｃ２の外に配置したので、その
分、構成Ｃ２が配置される領域に空きが生じ、残りのメ
モリシンボルＳＭとロジック回路シンボルＬとメモリ制
御回路シンボルＳＣとを１チップ内に形成することがで
きる。メモリ制御回路シンボルＳＣは、構成Ｃ１のメモ
リシンボルＳＭからロジック回路シンボルＬへのアクセ
ススピードと構成Ｃ２のメモリシンボルＳＭからロジッ
ク回路シンボルＬへのアクセススピードとを同じにする
機能を有する。これによって、ロジック回路シンボルＬ
から見れば、全てのメモリシンボルＳＭは同じアクセス
スピードになる。以上が一部移動についての説明であ
る。

【００３５】現状維持．図４について、構成Ｃ２は全て
のメモリシンボルＳＭとメモリ制御回路シンボルＳＣと
ロジック回路シンボルＬとからなる。以上のような分け
方をする場合には、例えば、システム要求が高く（例え
ば、メモリの応答時間が高速で、メモリの種類が多いも
の）、かつ、メモリシンボルＳＭ、メモリ制御回路シン
ボルＳＣ、ロジック回路シンボルＬの総面積が１チップ
の面積内の場合がある。この場合は、設計・製造が最も
簡素化される。以上が現状維持についての説明である。

【００３６】以上のように、全部移転、一部移転、現状
維持のいずれにするかは、例えば、ＣＡＤ１上に描いた
メモリシンボルＳＭのレイアウト面積（メモリサイ
ズ）、ＣＡＤ１上に描いたロジック回路シンボルＬのレ
イアウト面積（ロジックサイズ）及び要求されているア
クセススピード（要求スピード）との関係から決定す
る。全部移転、一部移転、現状維持、メモリサイズ、ロ
ジックサイズ及び要求スピードの関係を図７に示す。図
７に示すように、メモリサイズが小さく、ロジックサイ
ズが小さく、要求スピードが高速なほど、全部移転ａ、
一部移転ｂ、現状維持ｃの順に決める。図７のようなグ
ラフをＣＡＤ１に予め登録しておいて、設計者が所望の
ときに呼び出せるようにしておく。設計者はシステムに
要求されている仕様からライブラリＬＢに登録されてい
る全ての種類のメモリシンボルＳＭ，ロジック回路シン
ボルＬから最適なもの、かつ、上述の三つの形態（全部
移転、一部移転、現状維持）のうちの一を図７に基づい
て選択し、選択したメモリシンボルＳＭ，ロジック回路
シンボルＬ及び選択した形態に最適なメモリ制御回路シ
ンボルＳＣを選択すればよい。

【００３７】次に、メモリ制御回路シンボルＳＣの内部
構成を説明する。メモリ制御回路シンボルＳＣは図８に
示すように、ロジック回路シンボルＬからの書き込みデ
ータＤｉ、アドレス信号Ａｄｄｒｅｓｓ、リードライト
信号Ｒ／Ｗ、クロック信号ＣＬを受け、読み出しデータ
Ｄｏをロジック回路シンボルＬへ与える。書き込みデー
タＤｉはメモリシンボルＳＭへ書き込むデータ、読み出
しデータＤｏはメモリシンボルＳＭから読み出されたデ
ータ、アドレス信号Ａｄｄｒｅｓｓは、データの読み書
きの際のメモリシンボルＳＭのアドレスを示し、リード
ライト信号Ｒ／Ｗは、データの読み出しあるいは書き込
みを示す。

【００３８】メモリ制御回路シンボルＳＣの内部構成を
図９に示す。図９に示すように、メモリ制御回路シンボ
ルＳＣは、データ回路シンボル１１０、アドレス回路シ
ンボル１２０、リードライト信号発生制御回路シンボル
１３０、クロック信号発生制御回路シンボル１４０、デ
ータ回路シンボル１５０を含む。以下、簡単のため、回
路のシンボルを、その対応する回路としても表現する。

【００３９】データ回路１１０はデータ分割回路１１１
を含む。データ分割回路１１１は主としてバッファ回路
からなり、クロック信号ＣＬのエッジのタイミングで、
書き込みデータＤｉを取り込み、書き込みデータＤｉか
ら書き込みデータＭＤｉ１，ＭＤｉ２，……，ＭＤｉｎ
を生成する。書き込みデータＭＤｉ１，ＭＤｉ２，…
…，ＭＤｉｎはそれぞれ、第１番目、第２番目、……，
第ｎ番目のメモリシンボルＳＭに与えられる。例えば、
図１０に示すように、データ分割回路１１１は、書き込
みデータＤｉを構成するビット列を所定ビットずつに区
切って、書き込みデータＭＤｉ１，ＭＤｉ２，……，Ｍ
Ｄｉｎとして出力する。

【００４０】アドレス回路１２０は、アドレス分割回路
１２１、アドレス変換回路１２２、アドレススピード変
換回路１２３を含む。アドレス分割回路１２１は図１１
に示すように、アドレス信号Ａｄｄｒｅｓｓから分割ア
ドレス信号ＭＡｄ１Ｌ，ＭＡｄ２Ｌ，……，ＭＡｄｎＬ
を生成する。これらはそれぞれ、第１番目、第２番目、
……，第ｎ番目のメモリシンボルＳＭの論理アドレスを
示す。

【００４１】アドレス変換回路１２２は分割アドレス信
号ＭＡｄ１Ｌ，ＭＡｄ２Ｌ，……，ＭＡｄｎＬをそれぞ
れ書き込み分割アドレス信号ＭＡｄ１Ｐ，ＭＡｄ２Ｐ，
……，ＭＡｄｎＰに変換する。これらはそれぞれ、第１
番目、第２番目、……，第ｎ番目のメモリシンボルＳＭ
の物理アドレスを示す。

【００４２】アドレススピード変換回路１２３は分割ア
ドレス信号ＭＡｄ１Ｐ，ＭＡｄ２Ｐ，……，ＭＡｄｎＰ
の変化のタイミングが一致するように、それらを遅延さ
せる。例えば、図１２に示すように、複数の分割アドレ
ス信号のうち、最も後で変化する物理アドレス信号にタ
イミングＴ１が揃うように、その他の物理アドレス信号
を遅延させる。設計者は、必要ならば、タイミングＴ１
が揃うように、ＣＡＤ１を用いてアドレススピード変換
回路１２３の内部回路を微調整する。

【００４３】リードライト信号発生制御回路１３０は主
としてラッチ回路やバッファ回路からなり、リードライ
ト信号Ｒ／Ｗからリードライト信号ＭＲ／Ｗ１，ＭＲ／
Ｗ２，……，ＭＲ／Ｗｎを生成してクロック信号ＣＬの
タイミングで出力する。リードライト信号ＭＲ／Ｗ１，
ＭＲ／Ｗ２，……，ＭＲ／Ｗｎはそれぞれ、第１番目、
第２番目、……，第ｎ番目のメモリシンボルＳＭに与え
られる。リードライト信号発生制御回路１３０は、メモ
リシンボルＳＭの種類に対応した入力方式（例えば、マ
ルチポート、シングルポート、ＳＲＡＭ、ＤＲＡＭ）に
合うようにリードライト信号を変換したり、クロック信
号ＣＬを分周あるいは逓倍して得られるタイミングを用
いてリードライト信号をメモリシンボルＳＭへ与えるタ
イミングを調整したりする。設計者は、必要ならば、Ｃ
ＡＤ１を用いてリードライト信号発生制御回路１３０の
内部回路を微調整する。

【００４４】クロック信号発生制御回路１４０は主とし
てラッチ回路やバッファ回路からなり、クロック信号Ｃ
Ｌからクロック信号Ｍｃｌｏｃｋ１，Ｍｃｌｏｃｋ２，
……，Ｍｃｌｏｃｋｎを生成する。クロック信号Ｍｃｌ
ｏｃｋ１，Ｍｃｌｏｃｋ２，……，Ｍｃｌｏｃｋｎはそ
れぞれ、第１番目、第２番目、……，第ｎ番目のメモリ
シンボルＳＭに与えられる。クロック信号発生制御回路
１４０は、メモリシンボルＳＭの種類に対応した入力方
式（例えば、マルチポート、シングルポート、ＳＲＡ
Ｍ、ＤＲＡＭ）やメモリシンボルＳＭの特徴（例えば、
処理速度等）とを考慮して、メモリシンボルＳＭに与え
るクロックを生成する。例えば、クロック信号発生制御
回路１４０は、クロック信号ＣＬを分周あるいは逓倍す
ることによって、メモリシンボルＳＭの各々に合ったク
ロックを生成する。設計者は、必要ならば、ＣＡＤ１を
用いてクロック信号発生制御回路１４０の内部回路を微
調整する。

【００４５】データ回路１５０は主としてラッチ回路や
バッファ回路からなり、クロック信号ＣＬのエッジのタ
イミングで、メモリシンボルＳＭから読み出された書き
込みデータＭＤｏ１，ＭＤｏ２，……，ＭＤｏｎを取り
込んで、これらかを並列に読み出しデータＤｏとして出
力する。

【００４６】以上のように、アドレス回路１２０、リー
ドライト信号発生制御回路１３０、クロック信号発生制
御回路１４０を含んで構成される遅延時間設定回路は、
ロジック回路シンボルＬから複数種類（例えば、メモリ
シンボルＳＭがＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ
であるか、外部メモリか（つまり、構成Ｃ１内に形成さ
れるか）、内部メモリか（つまり、構成Ｃ２内に形成さ
れるか））のメモリシンボルＳＭの各々へ伝搬する制御
信号（アドレス信号、リードライト信号、あるいはクロ
ック信号）の遅延時間を設定する。

【００４７】また、ＣＡＤ１に予め登録されているメモ
リ制御回路シンボルＳＣは図１３に示すように、記憶回
路ＶＳＣ（ＶＳＣ：Variable Size Cashe）をさらに含
ませておいてもよい。記憶回路ＶＳＣはキャッシュメモ
リ１１２及びラッチ回路１１３を含む。キャッシュメモ
リ１１２は、例えば第１番目のメモリシンボルＳＭ用の
データをリードライト信号発生制御回路１３０が生成す
るリードライト信号に従って取り込んで出力する。ラッ
チ回路１１３はキャッシュメモリ１１２が出力するデー
タをクロック信号発生制御回路１４０が生成するクロッ
クのタイミングで取り込んで書き込みデータＭＤｉ１と
して出力する。記憶回路ＶＳＣを設けることによって、
アクセススピードを向上することができる。

【００４８】記憶回路ＶＳＣを設けるかどうか、あるい
はどのメモリシンボルＳＭに対応して設けるかは、書き
込みデータＤｉのビット数（ビット幅）と、要求されて
いるアクセススピード（要求スピード）との関係から決
定する。書き込みデータＤｉのビット幅、要求スピー
ド、記憶回路ＶＳＣの有無との関係を図１４に示す。図
１４に示すように、ビット幅が小さく、要求スピードが
低速なほど、アクセススピードを向上させる必要はない
ので、記憶回路ＶＳＣは必要ない。図１４のようなグラ
フをＣＡＤ１に予め登録しておいて、設計者が所望のと
きに呼び出せるようにしておく。設計者はこのグラフを
基にライブラリＬＢに登録されている全ての種類のメモ
リ制御回路シンボルＳＣから最適なものを選択すればよ
い。

【００４９】例えば、図４の構成Ｃ２の場合、３つのメ
モリシンボルＳＭと１つのメモリ制御回路シンボルＳＣ
とは、図１５のようになる。

【００５０】以上のように、メモリシンボルＳＭとロジ
ック回路シンボルＬとの間にメモリ制御回路シンボルＳ
Ｃを設けたことによって、ロジック回路シンボルＬから
見た複数のメモリシンボルＳＭのアクセススピードを対
等に扱えるように回路を設計することを容易に行うこと
ができ、設計者にかかる負担を軽減することができる。

【００５１】実施の形態２．次に、ＣＡＤ１の別の用い
方を図１６を用いて説明する。まず、例えば図１７に示
すような回路ＣをＣＡＤ１に入力する（ステップＳＴ
１）。シンボルＳＭａ、シンボルＬａは、いわゆるブラ
ックボックスであり、その内部構成は決定されていな
い。

【００５２】次に、シンボルＳＭａの仕様データをＣＡ
Ｄ１に入力する。ここでの仕様データとは、例えば、シ
ンボルＳＭａに含まれる種類（ＤＲＡＭ、ＳＲＡＭ、フ
ラッシュメモリ等）、シンボルＳＭａの大きさ（記憶容
量）、シンボルＳＭａの特徴（例えば、ビット幅、処理
速度等）である。次に、シンボルＬａの仕様データをＣ
ＡＤ１に入力する。ここでの仕様データとは、例えば、
適用可能な製造プロセス名の候補（適用可能プロセス範
囲）、シンボルＬａの規模（例えば、シンボルＬａに含
めるＣＰＵやその他のロジック回路の名称等）、シンボ
ルＬａの特徴（例えば、電源電圧、処理速度等）、消費
電力の許容範囲等である（ステップＳＴ２）。

【００５３】以上のステップＳＴ１，ＳＴ２によって、
ＣＡＤ１にシステム構成データ（シンボルＬａ、シンボ
ルＳＭａ及びそれらの仕様データ）を入力して、このシ
ステム構成データをイメージとして表示する。

【００５４】次に、ＣＡＤ１は、ステップＳＴ１，ＳＴ
２で入力したデータから、構成Ｃ２に含めることができ
る構成を抽出する。

【００５５】その手順は、少なくとも次のことを行う。
まず、シンボルＳＭａのうち、上記の適用可能プロセス
範囲によって製造することができない種類のメモリがあ
れば（１チップ条件）、このメモリを構成Ｃ２から外へ
出す（図１８）。

【００５６】次に、シンボルＳＭａのうち、シンボルＬ
ａと共に配置すると構成Ｃ２のレイアウト面積を超える
（１チップ条件）分のメモリを構成Ｃ２から外へ出す。
このメモリの決定方法は例えば次の通りである。例え
ば、処理速度が遅いメモリを構成Ｃ２内に残し、処理速
度が速いメモリを構成Ｃ２から外へ出す（図１９、候補
１）。あるいは、電源電圧がシンボルＬａと異なるメモ
リを構成Ｃ２から外へ出す（図２０、候補２）。

【００５７】以上のようにして、システム構成データか
ら、１チップ条件を満たすデータをＣＡＤ１が抽出し、
この１チップ条件を満たしたデータに対応するイメージ
が顕著化するように表示して（例えば、構成Ｃ２内のシ
ンボルと構成Ｃ１内のシンボルとを異なる色で表示する
等）、図１９，図２０のような複数の候補を挙げる（ス
テップＳＴ３）。これによって、ＣＡＤ１に入力したシ
ステム構成データのうち、どれを構成Ｃ２に含ませるか
どうかを設計者が判断する必要がなくなり、設計者の負
担が軽減される。

【００５８】また、電源電圧がシンボルＬａと異なるメ
モリを構成Ｃ２から外へＣＡＤ１が出してくれるので、
設計が容易になる。

【００５９】ＣＡＤ１には、各候補に対応するおよその
コストが登録されており、この登録内容から、ＣＡＤ１
は、各候補のコストを算出する。そのコストは、構成Ｃ
２のチップサイズ、歩留り、上記の消費電力等から判断
する。設計者は、このコストを参照して、ＣＡＤ１が挙
げた候補のいずれかを選択する。あるいは、ＣＡＤ１が
最もコストの安い候補を選択してもよい（ステップＳＴ
４）。

【００６０】候補が選択されると、ＣＡＤ１は、この選
択された候補からライブラリＬＢ内の全ての種類のメモ
リ制御回路シンボルＳＣのうち、最適なものを選択す
る。例えば、ＣＡＤ１はシンボルＳＭａ及びシンボルＬ
ａとメモリ制御回路シンボルＳＣとの最適な対応関係を
示すテーブルを有し、このテーブルを参照して、最適な
メモリ制御回路シンボルＳＣを選択するように決定すれ
ばよい。あるいは、ＣＡＤ１は図７と図１４とを参照し
て、最適なメモリ制御回路シンボルＳＣを選択するよう
に決定してもよい。ＣＡＤ１は、図２１に示すように、
その選択した候補の構成Ｃ２内にメモリ制御回路シンボ
ルＳＣと入出力回路ＩＯとを追加し、シンボルＬａとメ
モリ制御回路シンボルＳＣ、メモリ制御回路シンボルＳ
ＣとシンボルＳＭａ、入出力回路ＩＯとの間を結線す
る。また、ＣＡＤ１は、その選択した候補の構成Ｃ１内
に２つの入出力回路ＩＯを追加し、シンボルＳＭａと入
出力回路ＩＯとを結線する（ステップＳＴ５）。さら
に、構成Ｃ２内に残っているシンボルＳＭａに種類（例
えば、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等）が異
なるメモリが含まれれば、その種類に対応するように、
シンボルＳＭａを複数に分ける。

【００６１】次に、設計者は、シンボルＬａ、メモリ制
御回路シンボルＳＣ、シンボルＳＭａの内部設計を行
う。例えば、設計者は、ライブラリＬＢの中から、シン
ボルＳＭａ、ロジック回路シンボルＬに対応する最適な
メモリシンボルＳＭ、ロジック回路シンボルＬを選択し
て、シンボルＳＭａ、シンボルＬａと置き換える。ある
いは、ＣＡＤ１は、例えば図２２に示すような、シンボ
ルＳＭａ及びシンボルＬａの仕様データとメモリシンボ
ルＳＭ及びロジック回路シンボルＬとの最適な対応関係
を示すテーブルを有し、このテーブルを参照して、最適
なメモリシンボルＳＭ、ロジック回路シンボルＬをＣＡ
Ｄ１が選択して、シンボルＳＭａ、シンボルＬａと置き
換えてもよい。さらに必要ならば、設計者は、ＣＡＤ１
を用いてメモリシンボルＳＭ、ロジック回路シンボルＬ
の内部回路を微調整する。メモリ制御回路シンボルＳＣ
を設けていることによって、例えば実施の形態１で示し
た記憶回路ＶＳＣを採用することによって、ロジック回
路シンボルＬから見た複数のメモリシンボルＳＭのアク
セススピードを対等に扱えるように回路を設計すること
を容易に行うことができ、設計者にかかる負担を軽減す
ることができる（ステップＳＴ６）。

【００６２】以上によって、構成Ｃ２のみ、あるいは、
構成Ｃ２及び構成Ｃ１の回路図が完成する。次に、完成
した回路図をレイアウトデータＤ１、あるいはレイアウ
トデータＤ２，Ｄ３（図１）に変換する。レイアウトデ
ータの他に、必要な形式のデータ（論理合成モデル、タ
イミングモデル、シュミレーションモデル、機能検証モ
デル（ＨＤＬ）、Ｐ＆Ｒモデル）も生成してもよい（ス
テップＳＴ７）。以上のレイアウトデータを基に、図１
に描くような、システムＬＳＩ（半導体装置２）あるい
は、ボード及びチップで構成された半導体装置３が完成
する。

【００６３】半導体装置３の場合の構成Ｃ１と構成Ｃ２
との境界部を図２３に示す。

【００６４】以上のＣＡＤ１を概念的にまとめると図２
４のようになる。

【００６５】実施の形態３．実施の形態１，２では、構
成Ｃ２のみにメモリ制御回路シンボルＳＣを設けたが、
複数のメモリシンボルＳＭに対応するように、メモリ制
御回路シンボルＳＣを設け、構成Ｃ１にメモリ制御回路
シンボルＳＣを含ませてもよい。例えば、図４、図５、
図６の構成をそれぞれ図２５、図２６、図２７の構成の
ようにしてもよい。これによっても、ロジック回路シン
ボルＬから見た全てのメモリシンボルＳＭを同じように
制御できるように（例えば、同じアクセススピードにな
るように）設計することを容易にできるので、設計者に
かかる負担を軽減することができる。しかも、メモリシ
ンボルＳＭとメモリ制御回路シンボルＳＣとが１：１に
対応しているので、メモリシンボルＳＭとメモリ制御回
路シンボルＳＣとを結ぶ配線が簡素化でき、効率の良い
レイアウトが設計でき、高速化、低消費電力化が図れ
る。

【００６６】以上の実施の形態１〜３で得られる半導体
装置２、３のいずれであっても、半導体装置は、ロジッ
ク回路（ロジック回路シンボルＬに対応する回路）と、
複数種類のメモリ（メモリシンボルＳＭに対応する回
路）と、ロジック回路と複数種類のメモリの全てとの間
に介在し、ロジック回路から見た複数種類のメモリの各
々の応答時間を設定するためのメモリ制御回路（メモリ
制御回路シンボルＳＣに対応する回路）とを備えること
になる。

【００６７】

【発明の効果】請求項１記載の発明によれば、ロジック
回路から見た複数のメモリの各々の応答時間をメモリ制
御回路が設定しているので、ロジック回路は複数のメモ
リをその種類によらずに制御することができる。

【００６８】請求項２記載の発明によれば、制御信号の
遅延時間を遅延時間設定回路が設定していることによっ
て、応答時間を設定することができる。

【００６９】請求項３記載の発明によれば、キャッシュ
メモリを設けたことによって、応答時間を設定すること
ができる。

【００７０】請求項４記載の発明によれば、ＣＡＤに入
力したシステムデータのうち、どれを１チップに含ませ
るかどうかを設計者が判断する必要がなくなり、設計者
の負担を軽減することができる。

【００７１】請求項５記載の発明によれば、メモリをロ
ジック回路が設計されるチップの外に出して設計される
ので、その分、ロジック回路が設計されるチップ内の空
き領域が増え、設計要求を満たし易くなる。

【００７２】請求項６記載の発明によれば、ロジック回
路から見てメモリを動作速度の点で対等に扱え、設計が
容易になる。

【００７３】請求項７記載の発明によれば、ロジック回
路から見てメモリを動作速度の点で対等に扱え、設計が
容易になる。

【００７４】請求項８記載の発明によれば、ロジック回
路と同じ電源電圧を与えると不都合が生じるようなメモ
リをＣＡＤが抽出してくれるので、設計が容易になる。

【００７５】請求項９記載の発明によれば、ＣＡＤに表
示されているデータのうち、１チップに含まれる範囲を
イメージで確認できるので、設計が容易になる。

【００７６】請求項１０記載の発明によれば、ロジック
回路から見たメモリを対等に扱えるように回路を設計す
ることを容易に行うことができ、設計者にかかる負担を
軽減することができる。

【図面の簡単な説明】

【図１】 本発明のＣＡＤによる設計・製造過程を示す
概念図である。

【図２】 本発明の実施の形態１の設計対象の一例を示
す構成図である。

【図３】 本発明の実施の形態１のメモリシンボルの構
成図である。

【図４】 本発明の実施の形態１のＣＡＤに表示される
構成図である。

【図５】 本発明の実施の形態１のＣＡＤに表示される
構成図である。

【図６】 本発明の実施の形態１のＣＡＤに表示される
構成図である。

【図７】 本発明の実施の形態１のＣＡＤに表示されて
る構成図とメモリサイズ等との関係を示すグラフであ
る。

【図８】 本発明の実施の形態１のメモリ制御回路シン
ボルとその周囲との接続関係を示す構成図である。

【図９】 本発明の実施の形態１のメモリ制御回路シン
ボルを示す構成図である。

【図１０】 本発明の実施の形態１のデータ分割回路の
動作説明図である。

【図１１】 本発明の実施の形態１のアドレス分割回路
の動作説明図である。

【図１２】 本発明の実施の形態１のアドレススピード
変換回路の動作説明図である。

【図１３】 本発明の実施の形態１のメモリシンボルの
構成図である。

【図１４】 本発明の実施の形態１の要求スピード等と
記憶回路の有無との関係を示すグラフである。

【図１５】 本発明の実施の形態１のメモリシンボルと
メモリ制御回路シンボルとの組み合わせの一例を示す構
成図である。

【図１６】 本発明の実施の形態１の半導体装置設計方
法を示すフローチャートである。

【図１７】 本発明の実施の形態２の設計対象の一例を
示す構成図である。

【図１８】 本発明の実施の形態２のＣＡＤの動作説明
図である。

【図１９】 本発明の実施の形態２のＣＡＤに表示され
る構成図である。

【図２０】 本発明の実施の形態２のＣＡＤに表示され
る構成図である。

【図２１】 本発明の実施の形態２のＣＡＤに表示され
る構成図である。

【図２２】 本発明の実施の形態２の仕様データとシン
ボルとの対応関係図である。

【図２３】 本発明の実施の形態２の外部回路と内部回
路との組み合わせの一例を示す構成図である。

【図２４】 本発明の実施の形態２のＣＡＤを示す概念
図である。

【図２５】 本発明の実施の形態３のＣＡＤに入力した
構成図である。

【図２６】 本発明の実施の形態３のＣＡＤに入力した
構成図である。

【図２７】 本発明の実施の形態３のＣＡＤに入力した
構成図である。

【図２８】 従来のＣＡＤによる設計・製造過程を示す
概念図である。

【図２９】 従来のＣＡＤによる設計・製造過程を等価
的に示す概念図である。

【符号の説明】

１ ＣＡＤ、Ｌ ロジック回路シンボル、ＳＣ メモリ
制御回路シンボル、ＳＭ メモリシンボル。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ロジック回路と、 複数種類のメモリと、 前記ロジック回路と前記複数種類のメモリの全てとの間
   に介在し、前記ロジック回路から見た前記複数種類のメ
   モリの各々の応答時間を設定するためのメモリ制御回路
   と、を備えた半導体装置。
2. 【請求項２】 前記メモリ制御回路は、 前記ロジック回路から前記複数種類のメモリの各々へ伝
   搬する制御信号の遅延時間を設定するための遅延時間設
   定回路を含む請求項１記載の半導体装置。
3. 【請求項３】 前記メモリ制御回路は、 前記ロジック回路と前記メモリとの間に介在するキャッ
   シュメモリを含む請求項１記載の半導体装置。
4. 【請求項４】 （ａ）システムを設計するために用いる
   ＣＡＤ（computer aided design）に、前記システムの
   構成に関するデータを入力するステップと、（ｂ）前記
   データから、１チップとして形成されうるものを前記Ｃ
   ＡＤが抽出するステップと、を備えた半導体装置設計方
   法。
5. 【請求項５】 前記システムはメモリとロジック回路と
   を含み、 前記ステップ（ｂ）は、 （ｂ−１）前記メモリの構成に関するデータに基づい
   て、前記ロジック回路と１チップで設計できないメモリ
   を抽出するステップを含む請求項４記載の半導体装置設
   計方法。
6. 【請求項６】 前記ステップ（ｂ−１）において、前記
   ロジック回路と共に配置されるメモリよりも処理速度が
   速いメモリが抽出される請求項５記載の半導体装置設計
   方法。
7. 【請求項７】 前記ロジック回路と前記メモリとの間
   に、前記ロジック回路から見た前記メモリの応答時間を
   設定するためのメモリ制御回路を配置する請求項６記載
   の半導体装置設計方法。
8. 【請求項８】 前記ステップ（ｂ−１）において、前記
   ロジック回路とは電源電圧が異なるメモリが抽出される
   請求項５記載の半導体装置設計方法。
9. 【請求項９】 前記ステップ（ａ）は、 （ａ−１）前記データを示すイメージを表示するステッ
   プを含み、 前記ステップ（ｂ−１）は、 （ｂ−１−１）前記ステップ（ａ−１）によって表示さ
   れているイメージのうち、前記メモリのデータの中から
   前記１チップ条件を満たすデータに対応するイメージが
   顕著化するように表示する請求項４記載の半導体装置設
   計方法。
10. 【請求項１０】 前記ＣＡＤには前記ロジック回路、前
    記メモリの構成に関するデータが、複数種類、登録され
    ている請求項５記載の半導体装置設計方法。