JP4238163B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、論理回路と、この論理回路からアクセスされるメモリブロックとが搭載された半導体集積回路装置に関するものである。
従来、システムＬＳＩでは、性能の向上や消費電力の削減を目的として、それぞれの論理回路ブロックに対応したメモリを混載してきた。図７は従来の半導体集積回路装置の一例を示すブロック図である。図７に示すように、高速処理を必要とするデータの格納部としては、数Ｋビット〜数百Ｋビット程度のスタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と略記する）５１が用いられている。これは、ＳＲＡＭが、ランダムアクセス性能が高く、かつ、データ処理に必要な容量やビット幅を容易に合成できるコンパイラブル性も高いためである。また、高速処理を必要とせず、大容量でかつある限られたパターンのデータの格納部としては、メガビットオーダー以上の汎用ダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」と略記する）５２を配置している（例えば、非特許文献１参照）。
また、性能向上や消費電力の削減だけでなく、必要なメモリ容量をある程度最適化できることによるトータルコスト削減などの目的で、汎用ＤＲＡＭとは異なるＤＲＡＭを混載するシステムＬＳＩも増えている（例えば、非特許文献２参照）。
Hideo Ohwada他6名 ‘A single-Chip Band-Segmented-Transmission OFDM Demodulator for Digital Terrestrial Television Broadcasting’ 2001 IEEE International Solid-State Circuits Conference 東芝セミコンダクター社 ‘ＤＲＡＭ混載技術’ [平成１5年9月25日検索]、インターネット <http://www.semicon.toshiba.co.jp/prd/asic/index.html>
ところが、従来では、次のような問題があった。
図７の構成では、ＳＲＡＭの高いコンパイラブル性を利用して、各論理回路ブロックに対して、必要とするメモリ空間やビット数に合ったＳＲＡＭを１つまたは複数個搭載している。これによって、局所的には、メモリの割り当ての最適化がなされている。しかしながら、個々のＳＲＡＭの容量は小さいため、メモリ全体ではチップに対する比率が高くなりすぎた場合でも、システムＬＳＩの設計者はそのことに気がつきにくい。このため、システムＬＳＩ全体でのメモリ最適化が、必ずしも適切にはなされない場合が多い。
また、システムＬＳＩの高性能化に伴う大規模化にあたり、各回路ブロックの設計が年々、分業化、細分化されてきているため、混載されるメモリ比率が増加しているにもかかわらず、システムＬＳＩ全体でのメモリ最適化がより困難になっている。
また、ＳＲＡＭは、メモリセルが６個のトランジスタによって構成されており、集積性では大容量化には向かない。また、大容量化によるメモリ面積の増大が、ＳＲＡＭの長所である高速性の障害になる。このような問題も、メモリ全体の最適化を困難にしていた。
一方、ＤＲＡＭは、メモリセルが例えば１個のトランジスタと１個のキャパシタによって構成されており、高集積性の面でＳＲＡＭよりも優れている。このため、メモリ全体の最適化のために、ＤＲＡＭの搭載も検討、実現されつつある。
ところが、特に汎用ＤＲＡＭは、そのＩ／Ｏビット数が限定されたものが多いので、設計者が要望する仕様のメモリブロックを実現するためには、メモリ領域に過不足が生じることが多い。すなわち、メモリブロックをＤＲＡＭのみによって構成した場合、余剰空間が生じてしまう。このため、所望のメモリ空間を面積の無駄なく構成するためには、ＤＲＡＭを優先して用いた上で、不足する部分を、コンパイラ性に優れたＳＲＡＭで補う、といった手法が考えられる。
しかしながら、ＤＲＡＭとＳＲＡＭとでは、データ出力タイミング、アドレス指定形式、コマンド入力形式といったインタフェースが互いに異なっているため、メモリブロックをＤＲＡＭとＳＲＡＭとの混在によって構成した場合、そのアクセス制御が複雑になってしまうおそれがある。
前記の問題に鑑み、本発明は、所望のメモリ空間を有するメモリブロックが構成されており、かつ、メモリアクセスが簡易に実現できる半導体集積回路装置を提供することを課題とする。
本発明は、半導体集積回路装置として、複数の論理回路と、前記複数の論理回路からアクセス可能なメモリブロックと、前記複数の論理回路から指示を受け、時分割処理によって前記メモリブロックをアクセスするアクセス回路とを備え、前記メモリブロックは、少なくとも１つのＤＲＡＭと、少なくとも１つのＳＲＡＭとを有し、アドレスの全部または一部について、データのビットの一部が前記ＤＲＡＭに格納されるとともに残部が前記ＳＲＡＭに格納されるように構成されており、かつ、前記ＳＲＡＭの出力側に設けられ、前記ＳＲＡＭからのデータ出力タイミングを前記ＤＲＡＭからのデータ出力タイミングに合わせるためのデータ出力用レジスタを備えており、前記メモリブロックの動作クロックは、前記論理回路の動作クロックよりも、高い周波数に設定されているものである。
本発明によると、メモリブロックがＤＲＡＭとＳＲＡＭとによって構成されているので、ＤＲＡＭの高集積性と、ＳＲＡＭのコンパイラ性とを利用して、所望のメモリ空間を、面積の無駄なく構成することができる。しかも、ＳＲＡＭの出力側に、ＳＲＡＭからのデータ出力タイミングをＤＲＡＭからのデータ出力タイミングに合わせるためのデータ出力用レジスタが設けられているので、メモリブロックのアクセスも簡易に実現することができる。
そして、前記本発明に係る半導体集積回路装置におけるＤＲＡＭは、アドレス指定方式が前記ＳＲＡＭと共通なように、構成されているのが好ましい。
さらに、前記ＤＲＡＭは、コマンド入力方式が前記ＳＲＡＭと共通なように、構成されているのが好ましい。
本発明によると、ＤＲＡＭとＳＲＡＭの混載によって、所望のメモリ空間を、面積の無駄なく構成でき、しかも、メモリブロックのアクセスも簡易に実現することができる。
以下、本発明の実施の形態について、図面を参照して、詳細に説明する。
図１は本発明の一実施形態に係る半導体集積回路装置の主要構成を示すブロック図である。図１において、半導体集積回路装置１は、それぞれ所定の処理機能を実現する複数の論理回路１１，１２，１３と、２個のＤＲＡＭ１５ａ，１５ｂと１個のＳＲＡＭ１６とを有するメモリブロック１４と、ＳＲＡＭブロック１７とを備えている。メモリブロック１４は論理回路１１，１２からアクセス回路２０を介してアクセス可能であり、ＳＲＡＭブロック１７は論理回路１３からＩ／Ｆ回路１８を介してアクセス可能である。アクセス回路２０は、メモリブロック１４が論理回路１１，１２で共用可能なように、時分割データ処理を実行可能に構成されている。メモリブロック１４が複数の論理回路１１，１２によって共用されることによって、メモリ周辺回路による面積オーバーヘッドの削減により、装置面積をより小さくすることができる。ＳＲＡＭブロック１７は、汎用ＤＲＡＭ２とデータのやりとりを実行可能に構成されている。
図２はアクセス回路２０およびメモリブロック１４の詳細な構成例を示す。図２において、メモリブロック１４は、メモリ容量１２８Ｋビット、データＩ／Ｏ３２ビットのＤＲＡＭ１５ａと、メモリ容量６４Ｋビット、データＩ／Ｏ１６ビットのＤＲＡＭ１５ｂと、メモリ容量４８Ｋビット、データＩ／Ｏ１２ビットのＳＲＡＭ１６とを用いて、データＩ／Ｏ６０ビット、４０９６ワードのメモリ空間を構成している。すなわち、各アドレスの６０ビットのデータのうち、上位３２ビットがＤＲＡＭ１５ａに格納され、次の１６ビットがＤＲＡＭ１５ｂに格納され、下位１２ビットがＳＲＡＭ１６に格納される。
また、メモリブロック１４は、ＳＲＡＭ１６の出力側に設けられ、ＳＲＡＭ１６からのデータ出力タイミングを、ＤＲＡＭ１５ａ，１５ｂからのデータ出力タイミングに合わせるためのデータ出力用レジスタ２５を備えている。ここでは、データ出力用レジスタ２５は、ＳＲＡＭ１６のデータ出力ＤＯＳを１クロックサイクルだけ保持した後、メモリブロック１４の出力ＤＯＳ２として出力するものとする。
論理回路１１，１２は、２０ビットのデータＤ１，Ｄ２をそれぞれ出力する。アクセス回路２０において、シリアル／パラレル変換回路２１，２２は、論理回路１１，１２の２０ビットの出力データＤ１，Ｄ２を、６０ビットのデータＤＳＰ１，ＤＳＰ２にそれぞれシリアル／パラレル変換する。そして、メモリインターフェース回路２３は、データＤＳＰ１，ＤＳＰ２をメモリブロック１４に入力データＤＩとして供給する。
また、メモリインターフェース回路２３は、メモリブロック１４の出力データＤＯを、シリアル／パラレル変換回路２１，２２にデータＤＳＰ１，ＤＳＰ２として供給する。シリアル／パラレル変換回路２１，２２は６０ビットのデータＤＳＰ１，ＤＳＰ２を２０ビットのデータＤ１，Ｄ２にパラレル／シリアル変換する。このデータＤ１，Ｄ２は論理回路１１，１２に供給される。
ここで、ＤＲＡＭ１５ａ，１５ｂは、そのアドレス指定方式が、ＳＲＡＭ１６と共通なように構成されている。例えば、汎用ＤＲＡＭで用いられているアドレスマルチプレクス方式が、ＳＲＡＭと同じアドレスノンマルチ方式に変更されているものとする。また、ＤＲＡＭ１５ａ，１５ｂは、そのコマンド入力方式が、ＳＲＡＭ１６と共通なように構成されている。
すなわち、図３に示すように、ＤＲＡＭ１５ａ，１５ｂの入出力ピンは、ＳＲＡＭ１６の入出力ピンと、ＮＲＥＦ（リフレッシュイネーブル）入力以外は同じである。ＣＬＫはクロック、ＮＣＥはリード／ライトイネーブル、ＮＷＥはライトイネーブル、ＮＯＥは出力イネーブル、ＮＢＷは１ビットライトイネーブル、ＡＤはアドレスである。なお、ＮＲＥＦ入力は、ＤＲＡＭ特有のセルデータのリフレッシュ動作を制御するためのものであるが、ＤＲＡＭ内部に自動でリフレッシュ動作を行う手段を設ければ、このＮＲＥＦ入力は省くことができ、したがって、入出力ピンをＳＲＡＭと全く同一にすることができる。
また、図４のＳＲＡＭ動作のタイミングチャートと、図５のＤＲＡＭ動作のタイミングチャートとから分かるように、ＤＲＡＭ１５ａ，１５ｂとＳＲＡＭ１６とでは、コマンド、アドレス、およびデータ入力タイミングが同じになっている。すなわち、インターフェースが共通化されている。このインターフェースの共通化は、上述したアドレス指定形式の変更の他に、コマンド入力方式を変更したり、プリチャージ動作を内部で自動的に行う手段を備えるなどによって実現可能である。
またここでは、図５のタイミングチャートに示すように、ＤＲＡＭは、ＲＥＡＤコマンドが入力されたクロックよりも１サイクル遅れてデータ出力する、いわゆるレイテンシ＝１であるものとする。そして、このレイテンシによる出力タイミングを調整するために、データ出力用レジスタ２５を設けている。
図２の構成の動作を、図６のタイミングチャートを参照して、説明する。なお、ここでは、ＤＲＡＭ１５ａ，１５ｂおよびＳＲＡＭ１６用の動作クロックは、システムクロックの２倍の周波数に設定されているものとする。すなわち、メモリブロック１４の動作クロックが、論理回路１１，１２の動作クロックよりも、高い周波数に設定されている。これによって、高いデータ転送効率を得ることができ、高いデータ処理性能を実現することができる。
＜データ格納＞
まず時間Ａにおいて、システムクロックに同期して、論理回路１１，１２からシリアル／パラレル変換回路２１，２２に、それぞれ２０ビットデータＤ１Ａ，Ｄ２Ａが転送される。同様に、時間Ｂにおいて２０ビットデータＤ１Ｂ，Ｄ２Ｂが、そして時間Ｃにおいて２０ビットデータＤ１Ｃ，Ｄ２Ｃが、論理回路１１，１２からシリアル／パラレル変換回路２１，２２に、それぞれ転送される。
シリアル／パラレス変換回路２１は、時間Ｃにおいて、それまでに転送された２０ビットデータＤ１Ａ，Ｄ１Ｂ，Ｄ１Ｃを６０ビットデータＤＳＰ１Ｃにシリアル／パラレル変換する。同様に、シリアル／パラレス変換回路２２は、時間Ｃにおいて、それまでに転送された２０ビットデータＤ２Ａ，Ｄ２Ｂ，Ｄ２Ｃを６０ビットデータＤＳＰ２Ｃにシリアル／パラレル変換する。
アクセス回路２０は、６０ビットデータＤＳＰ１Ｃ，ＤＳＰ２Ｃを、２個のＤＲＡＭ１５ａ，１５ｂと１個のＳＲＡＭ１６とによって構成されたデータＩ／Ｏ６０ビットのメモリブロック１４に、システムクロックの２倍の周波数を持つクロックに従って、書き込む。上述したとおり、ＤＲＡＭ１５ａ，１５ｂとＳＲＡＭ１６とはインターフェースが共通化されているため、同時に書き込み可能である。すなわち、時間Ｃにおいて、ＷＲＩＴＥコマンドによってまずデータＤＳＰ１Ｃをメモリブロック１４に書き込み、次のクロックサイクルすなわち時間Ｌにおいて、ＷＲＩＴＥコマンドによって残りのデータＤＳＰ２Ｃをメモリブロック１４に書き込む。
＜データ取り出し＞
時間Ｄにおいて、アクセス回路２０はＲＥＡＤコマンドによって、メモリブロック１４にデータＤＳＰ１Ｃの読み出しを指示する。またアクセス回路２０は、次のクロックサイクルである時間Ｍにおいて、ＲＥＡＤコマンドによって、メモリブロック１４にデータＤＳＰ２Ｃの読み出しを指示する。
時間Ｄでは、ＳＲＡＭ１６に格納されたデータＤＯＳ１ＣがＤＲＡＭ／ＳＲＡＭ用クロックに同期して出力され、データ出力用レジスタ２５に格納される。また、ＤＲＡＭ１５ａ，１５ｂはレイテンシ＝１であるため、次のクロックサイクルである時間Ｍにおいて、データＤＯＤ１Ｃを出力する。また時間Ｍにおいて、データ出力用レジスタ２５からデータＤＯＳ１Ｃが出力される。この結果、時間ＤでのＲＥＡＤコマンドによって、ＤＲＡＭ１５ａ，１５ｂから読み出されたデータＤＯＤ１Ｃと、ＳＲＡＭ１６からデータ出力レジスタ２５を経由して読み出されたデータＤＯＳ１Ｃとが、メモリブロック１４から出力され、６０ビットのデータＤＳＰ１Ｃとしてメモリインターフェース回路２３に転送される。
また、時間Ｍでは、ＳＲＡＭ１６に格納されたデータＤＯＳ２ＣがＤＲＡＭ／ＳＲＡＭ用クロックに同期して出力され、データ出力用レジスタ２５に格納される。また、ＤＲＡＭ１５ａ，１５ｂは次のクロックサイクルである時間Ｅにおいて、データＤＯＤ２Ｃを出力する。また時間Ｅにおいて、データ出力用レジスタ２５からデータＤＯＳ２Ｃが出力される。この結果、時間ＭでのＲＥＡＤコマンドによって、ＤＲＡＭ１５ａ，１５ｂから読み出されたデータＤＯＤ２Ｃと、ＳＲＡＭ１６からデータ出力レジスタ２５を経由して読み出されたデータＤＯＳ２Ｃとが、メモリブロック１４から出力され、６０ビットのデータＤＳＰ２Ｃとしてメモリインターフェース回路２３に転送される。
次に、時間Ｆにおいて、メモリインターフェース回路２３は、６０ビットデータＤＳＰ１Ｃ，ＤＳＰ２Ｃをシリアル／パラレス変換回路２１，２２にそれぞれ転送する。シリアル／パラレス変換回路２１は、６０ビットデータＤＳＰ１Ｃをパラレル／シリアル変換し、システムクロックに同期して、２０ビットデータＤ１Ａ，Ｄ１Ｂ，Ｄ１Ｃとして、時間Ｆ，Ｇ，Ｈにおいて順に論理回路１１に転送する。同様に、シリアル／パラレス変換回路２２は、６０ビットデータＤＳＰ２Ｃをパラレル／シリアル変換し、システムクロックに同期して、２０ビットデータＤ２Ａ，Ｄ２Ｂ，Ｄ２Ｃとして、時間Ｆ，Ｇ，Ｈにおいて順に論理回路１２に転送する。
以上のように本実施形態によると、論理回路からアクセスするメモリブロックを、ＤＲＡＭとＳＲＡＭとを混在させて構成した場合でも、ＳＲＡＭからのデータ出力タイミングをＤＲＡＭに合わせるためのデータ出力用レジスタを設けることによって、メモリアクセスを簡易に実現することができる。さらに、ＤＲＡＭとＳＲＡＭとで、アドレス指定方式や、コマンド入力方式を共通にして、同じインターフェースにすることによって、メモリアクセスを容易に実現できるとともに、複数の論理回路からのアクセスを可能にするための時分割多重データ処理を容易に実現できる。
そして、例えばここで示した６０ビットＩ／Ｏという所望のメモリ空間を構成するために、汎用ＤＲＡＭでは過不足が生じるような場合、コンパイラブル化が容易なＳＲＡＭによって、余剰空間なくメモリ空間を補うことによって、チップ面積をより的確に削減することができる。すなわち、ＤＲＡＭを最大限に用いることによるコスト削減効果を生かしつつ、かつＳＲＡＭの高性能、コンパイラブル性という特徴を活用することによって、最適なメモリ空間を実現することができる。
メモリのインターフェースを共通化することによって、データ転送の際のメモリアクセスに様々なバリエーションが考えられるとともに、面積削減効果を実現できる。また、ＤＲＡＭとＳＲＡＭのインターフェースを共通にすることによって、設計段階において設計変更があった場合に、ＳＲＡＭからＤＲＡＭ、ＤＲＡＭからＳＲＡＭへの置き換えが容易になり、設計のターンアラウンドタイムを小さくできるという効果も得られる。
なお、ＤＲＡＭのデータ出力レイテンシが２以上であるときは、それに応じた段数のデータ出力用レジスタを、設ければよい。また、ＤＲＡＭのデータ出力レイテンシが０のときは、ここで示したデータ出力用レジスタは省くことができ、この場合は、システムＣＬＫの１サイクル分だけ早く、データ転送を行うことが可能となる。
また、本実施形態の場合でも、例えばＳＲＡＭ１６へのＲＥＡＤコマンドだけを、ＤＲＡＭ／ＳＲＡＭ用クロックの１サイクル分遅らせて出力するようにすれば、データ出力用レジスタを省くことができる。ただし、この場合は、メモリブロック１４の内部構成、すなわちＤＲＡＭとＳＲＡＭが混在した構成であることを意識したコマンド出力制御が、必要になる。
さらに、ＤＲＡＭに対して、例えば時間Ｅにおける空き時間にリフレッシュ動作を追加することによって、見かけ上データの転送時間にリフレッシュ動作を隠すことができる、という効果も得られる。
なお、メモリブロックの容量やＩ／Ｏ数、メモリブロックを構成するＤＲＡＭおよびＳＲＡＭの仕様および個数は、本実施形態で示したものに限られるものではない。また、１個の論理回路からメモリブロックにアクセスする構成であっても、本発明は有効である。
本発明は、所望のメモリ空間を面積の無駄なく構成でき、しかも、メモリアクセスも簡易に実現することができるので、例えばシステムＬＳＩのチップ面積削減によるコストダウンや、性能向上に有効である。
本発明の一実施形態に係る半導体集積回路装置の構成図である。 図１のアクセス回路およびメモリブロックの構成の詳細を示す図である。 本実施形態におけるＤＲＡＭおよびＳＲＡＭの入出力ピンを示す概念図である。 ＳＲＡＭのタイミングチャートである。 ＤＲＡＭのタイミングチャートである。 図２の構成の動作を示すタイミングチャートである。 従来の半導体集積回路装置の構成図である。
符号の説明
１１，１２ 論理回路
１４ メモリブロック
１５ａ，１５ｂ ＤＲＡＭ
１６ ＳＲＡＭ
２５ データ出力用レジスタ

Claims (3)

  1. 複数の論理回路と、
    前記複数の論理回路からアクセス可能なメモリブロックと、
    前記複数の論理回路から指示を受け、時分割処理によって、前記メモリブロックをアクセスするアクセス回路とを備え、
    前記メモリブロックは、
    少なくとも１つのＤＲＡＭと、少なくとも１つのＳＲＡＭとを有し、アドレスの全部または一部について、データのビットの一部が前記ＤＲＡＭに格納されるとともに、残部が前記ＳＲＡＭに格納されるように、構成されており、かつ、
    前記ＳＲＡＭの出力側に設けられ、前記ＳＲＡＭからのデータ出力タイミングを、前記ＤＲＡＭからのデータ出力タイミングに合わせるためのデータ出力用レジスタを備えており、
    前記メモリブロックの動作クロックは、前記論理回路の動作クロックよりも、高い周波数に設定されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１において、
    前記ＤＲＡＭは、アドレス指定方式が前記ＳＲＡＭと共通なように、構成されている
    ことを特徴とする半導体集積回路装置。
  3. 請求項１において、
    前記ＤＲＡＭは、コマンド入力方式が前記ＳＲＡＭと共通なように、構成されている
    ことを特徴とする半導体集積回路装置。
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