JP2005216339A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】
チップ面積を削減し、ソフトエラーの発生を抑制した半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、メモリマクロ１とロジックコア２が搭載されている。ここで、メモリマクロ１としては、アクセス用ポート及びリフレッシュ用ポートを含むダイナミック型メモリが使用されている。また、複数のメモリマクロ１に対して共通のリフレッシュ制御回路３１を設けている。さらに、リフレッシュ制御回路３１は、最も大きな容量のメモリマクロ１ｃに対するリフレッシュアドレスを生成してメモリマクロ１ｃに対して供給するとともに、リフレッシュアドレスのうち上位の所定ビットを、容量規模の小さい他のメモリマクロ１ａ等に対するリフレッシュアドレスとして供給するリフレッシュアドレス生成回路を備える。
【選択図】 図１

Description

本発明は、メモリマクロとロジックコアを搭載する半導体集積回路装置に関するものであり、より詳しくは、ＳＯＣ（System On Chip）技術に関する。
多数の機能を１個のチップ上に搭載するＳＯＣ技術に関する研究、開発が広く行なわれている。かかるＳＯＣにおいては、メモリマクロとロジックコアが搭載されており、ロジックコアとメモリマクロが分散して設けられるのが一般的である。そして、メモリマクロとしてはスタティック型メモリ（ＳＲＡＭ：Static Random Access Memory）やダイナミック型メモリ（ＤＲＡＭ：Dynamic Random Access Memory）を用いることが提案されている。例えば、特許文献１にはＳＲＡＭマクロにより構成された半導体メモリ装置が開示されている。また、特許文献２や特許文献３には、ＤＲＡＭマクロについて開示されている。
ここで、ＳＲＡＭは、通常１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲート・ドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（能動素子負荷型の場合）で構成される。これに対して、ＤＲＡＭは、例えば１個のトランジスタと１個のキャパシタで構成される。
このため、チップ面積、消費電力及びコストの点では、ＤＲＡＭはＳＲＡＭに優るが、ＤＲＡＭは、周期的なリフレッシュ動作及びビット線のプリチャージが必要であるため、メモリマクロとしては、ＳＲＡＭが用いられることが多い。
特開２００１−１１０１９７号公報 特開平１０−１８９８８９号公報 特開２００１−１０１９００号公報
このようにＳＯＣにおいては、メモリマクロとしてＳＲＡＭが用いられることが多いが、ＳＯＣの回路規模が大きくなるに伴って、チップ面積を削減することが強く要求されるようになった。例えば、メモリマクロをＳＲＡＭにより構成した場合には、ＳＯＣ内で数１０Ｍビット回路規模を占めることになり、その影響が無視できない状態にある。さらに、昨今、ＳＯＣにおけるメモリの比率が増加しているため特にその影響が大きい。
また、回路規模の増大に伴って、α線や宇宙線によるデータ破壊といったソフトエラーが深刻化している。
他方で、単にＳＲＡＭの代わりにＤＲＡＭを用いたのでは、リフレッシュ動作の間には、データの読み出しを行なうことができない。また、ＤＲＡＭを用いると１セル当たりの構成は単純になるが、リフレッシュ制御のための回路が複雑であり、分散したメモリ毎にリフレッシュ制御回路を構成すると、チップ面積の削減効果が少なくなる。
本発明の目的は、かかる問題を解消し、チップ面積を削減し、ソフトエラーの発生を抑制した半導体集積回路装置を提供することにある。
また、本発明の他の目的は、容量規模が異なるメモリマクロに対するリフレッシュ動作を最適化した半導体集積回路装置を提供することにある。
本発明にかかる半導体集積回路装置は、メモリマクロとロジックコアを搭載する半導体集積回路装置であって、前記メモリマクロとして、少なくともアクセス用ポート及びリフレッシュ用ポートを含むダイナミック型メモリを使用したことを特徴とするものである。
ここで、前記メモリマクロとロジックコアは、複数組より構成され、当該複数のメモリマクロに対して共通のリフレッシュ制御回路を備えることが好ましい。
前記リフレッシュ制御回路は、第１のメモリマクロに対するリフレッシュアドレスを生成して当該第１のメモリマクロに対して供給するとともに、当該リフレッシュアドレスのうち上位の所定ビットを、前記第１のメモリマクロより容量規模の小さい第２のメモリマクロに対するリフレッシュアドレスとして供給するリフレッシュアドレス生成回路を備えるとよい。
また、第１のメモリマクロよりも容量規模の小さい第２のメモリマクロは、分周回路を備え、前記リフレッシュ制御回路は、前記第１のメモリマクロに対してリフレッシュ動作の開始のためのトリガとなるリフレッシュスタートトリガ信号を発生し、当該第１のメモリマクロと、前記第２のメモリマクロの分周回路に対して供給するタイマ回路を有し、前記分周回路は、前記タイマ回路から供給されたリフレッシュスタートトリガ信号を分周することにより当該第２のメモリマクロに対するリフレッシスタートトリガ信号を生成し、供給することが好ましい。
また、第１のメモリマクロよりも容量規模の小さい第２のメモリマクロは、分周回路を有し、前記リフレッシュ制御回路は、前記第１のメモリマクロに対するリフレッシュアドレスを生成して当該第１のメモリマクロに対して供給するとともに、当該リフレッシュアドレスのうち上位の所定ビットを、前記第２のメモリマクロに対するリフレッシュアドレスとして供給するリフレッシュアドレス生成回路と、前記第１のメモリマクロに対してリフレッシュ動作の開始のためのトリガとなるリフレッシュスタートトリガ信号を発生し、当該第１のメモリマクロと、前記第２のメモリマクロの分周回路に対して供給するタイマ回路を有し、前記分周回路は、前記タイマ回路から供給されたリフレッシュスタートトリガ信号を分周することにより当該第２のメモリマクロに対するリフレッシスタートトリガ信号を生成し、供給するとよい。
さらに、前記メモリマクロは、少なくとも第１のメモリマクロと、当該第１のメモリマクロよりも容量規模の小さい第２のメモリマクロとを有し、前記リフレッシュ制御回路は、第２のメモリマクロに対するリフレッシュアドレスを生成して、前記第１のメモリマクロ及び第２のメモリマクロに対して供給するリフレッシュアドレス生成回路を有し、前記第１のメモリマクロは、前記リフレッシュアドレス生成回路から供給されたリフレッシュアドレスに基いて複数本のワード線分を選択するリフレッシュアドレスを生成するリフレッシュデコーダを備えることが好ましい。
また、前記メモリマクロは、少なくとも第１のメモリマクロと、当該第１のメモリマクロよりも容量規模の小さい第２のメモリマクロと、当該第２のメモリマクロよりも容量規模の小さい第３のメモリマクロを有し、前記リフレッシュ制御回路は、第２のメモリマクロに対するリフレッシュアドレスを生成して、前記第１のメモリマクロ及び第２のメモリマクロに対して供給し、当該リフレッシュアドレスの上位の所定ビットを前記第３のメモリマクロに対して供給するリフレッシュアドレス生成回路を有し、前記第１のメモリマクロは、前記リフレッシュアドレス生成回路から供給されたリフレッシュアドレスに基いて複数本のワード線分を選択するリフレッシュアドレスを生成するリフレッシュデコーダを備えた構成としてもよい。
また、前記メモリマクロとロジックコアは、複数組より構成され、当該複数組のメモリマクロ及びロジックコアに対して共通の電源回路を備えるようにしてもよい。
さらに、前記半導体集積回路装置に含まれる全てのメモリマクロとして少なくともアクセス用ポート及びリフレッシュ用ポートを含むダイナミック型メモリを使用したことが好ましい。
本発明によれば、チップ面積を削減し、ソフトエラーの発生を抑制した半導体集積回路装置を提供することができる。また、容量規模が異なるメモリマクロに対するリフレッシュ動作を最適化した半導体集積回路装置を提供することができる。
発明の実施の形態１．
本発明にかかる半導体集積回路装置の構成を図１に示す。図に示されるように、この半導体集積回路装置においては、複数組のメモリマクロ１ａ〜１ｅとロジックコア２ａ〜２ｅが設けられている。基本的にそれぞれのロジックコア２においてメモリマクロ１が用いられる。メモリマクロ１は、ＳＲＡＭマクロではなく、ＤＲＡＭマクロにより構成されている。好適な実施の形態においては、全てのメモリマクロ１はＤＲＡＭマクロにより構成され、ＳＲＡＭマクロは含まれないが、一部においてＳＲＡＭマクロが含まれていてもよい。ロジックコア２は、図示して無いが、チップ上に設けられたデータ／コントロールバスと接続され、チップ外部とそのバスを介してデータアクセスが可能である。尚、図１に示すメモリマクロ１、ロジックコア２及び後述の補助回路３は、ＳＯＣにより１チップ１００上に形成されている。
本発明の実施の形態では、メモリマクロ１として、アクセス用ポート及びリフレッシュ用ポートを含むダイナミック型メモリ（ＤＲＡＭ）を用いている。メモリマクロ１の具体的な構成については後に詳述する。ロジックコア２ａ〜２ｅとしては、例えば、ＣＰＵ（Central Processor Unit）、演算回路、画像処理回路等が含まれる。
複数組のメモリマクロ１とロジックコア２に対しては、共通の補助回路３が設けられている。補助回路３には、リフレッシュ制御回路３１、電源回路３２、ワードブースト回路３３が含まれている。
リフレッシュ制御回路３１は、具体的な機能については後に詳述するが、メモリマクロ１中の各メモリセルに対してリフレッシュ動作を行うための制御を実行する。リフレッシュ制御回路３１は、例えばリフレッシュスタートトリガ信号やリフレッシュアドレスを生成し、メモリマクロ１に対して出力する。
電源回路３２は、メモリマクロ１ａ〜１ｅとロジックコア２ａ〜２ｅ等のＳＯＣ上の回路に対して電源を供給する。ワードブースト回路３３は、ワード線をブースト（昇圧）させる回路である。
図２にメモリマクロ１の具体的な回路構成を示す。図２には、２つのメモリセル１０が開示されている。メモリセル１０は、リフレッシュ用ビット線Ｂ（ＲＥＦ）とリード／ライト用ビット線Ｂ（Ｒ／Ｗ）の間に直列形態に接続される２つのセルトランジスタ（Ｎ１、Ｎ２）を有する。第１のセルトランジスタＮ１と第２のセルトランジスタＮ２の接続点に、データ蓄積用の容量素子Ｃの蓄積ノードが接続されている。第１のセルトランジスタＮ１のゲート端子は、リード用ワード線Ｗ（Ｒ）に接続されている。第２のセルトランジスタＮ２のゲート端子は、ライト用ワード線Ｗ（Ｗ）に接続されている。
第１のセルトランジスタＮ１がリフレッシュ用ビット線Ｂ（ＲＥＦ）と接続するポートをリフレッシュ用ポートといい、第２のセルトランジスタＮ２がリード／ライト用ビット線Ｂ（Ｒ／Ｗ）と接続するポートをアクセス用ポートという。本発明の適用は、図２に示される回路構成に限られない。例えば、アクセス用ポートとして、リード専用ビット線に接続されるリード専用ポートの場合もあり、また、ライト専用ビット線に接続されるライト専用ポートの場合もある。
図２に示されるような構成を有するメモリマクロ１は、リフレッシュ動作を行っている間であってもデータのリード、ライトが可能である。従って、リフレッシュによるアクセスの遅れが生じない。図２に示されるような構成を有する回路をデュアルポート回路と呼ぶ場合もあるが、本発明にかかるメモリマクロは、２本のポートのみならず３本以上のポートを有する回路も含まれる。例えば、Ｎ本のマルチポートを有するＳＲＡＭをＤＲＡＭで構成する場合には、Ｎ＋１のポートにより構成することが可能となる。
続いて、本発明にかかる半導体集積回路装置におけるリフレッシュ制御回路３１の処理について説明する。図３は、リフレッシュ制御回路３１の処理を説明するための説明図である。
図に示されるように、ＳＯＣには、容量規模が異なる複数のメモリマクロ１ａ〜１ｅが含まれるのが一般的である。本例では、２Ｋビット、１６Ｋビット、６４Ｋビット、１２８Ｋビット、２５６Ｋビットの５種類のメモリマクロ１ａ〜１ｅを例示した。ここで、各メモリマクロ１ａ〜１ｅに対してリフレッシュスタートトリガ信号やリフレッシュアドレス信号を供給する回路を、メモリマクロ１ａ〜１ｅ毎に設けたのでは、回路規模が大きくなるため好ましくない。そこで、本発明においては、容量規模が異なる複数のメモリマクロ１ａ〜１ｅに対して共通のリフレッシュ制御回路３１を設けることにより回路規模の増大を抑制し、チップ面積の削減を図ることとした。
リフレッシュ制御回路３１は、リフレッシュ動作の開始のためのトリガとなるリフレッシュスタートトリガ信号を発生するタイマ回路３１１と、リフレッシュを行なうメモリセルを選択するリフレッシュアドレスを発生するリフレッシュアドレス生成回路３１２を備えている。
メモリマクロ１ａ〜１ｅのうち、最も回路規模が大きいメモリマクロ１ｃを除く他のメモリマクロ１ａ、１ｂ、１ｄ、１ｅは、それぞれ分周回路１１ａ、１１ｂ、１１ｄ、１１ｅを設けている。ここで、メモリマクロ１の具体的な構成例を図４に示す。図４に示されるようにメモリマクロ１は、リフレッシュデコーダ１０１、セルアレイ１０２、Ｒ／Ｗデコーダ１０３を備えている。リフレッシュデコーダ１０１は、タイマ回路３１１から出力されたリフレッシュスタートトリガ信号を入力するとともに、リフレッシュアドレス生成回路３１２から出力されたリフレッシュアドレスを入力する。リフレッシュデコーダ１０１は、リフレッシュアドレスにより選択されるセルアレイ１０２中のメモリセルに対してリフレッシュスタートトリガ信号に応じて決定されるタイミングによりリフレッシュ動作を開始する。Ｒ／Ｗデコーダ１０３には、外部アドレスが入力され、かかる外部アドレスにより選択されるメモリセルに対してリード又はライトが行なわれる。
続いて、図５を用いて、リフレッシュスタートトリガ信号の生成について説明する。図５には、図３に示される構成のうち、メモリマクロ１ｃ、１ｄ、１ｅに対するリフレッシュスタートトリガ信号の例を示す。
本発明の実施の形態におけるタイマ回路３１１では、最も回路規模が大きいメモリマクロ１ｃに対するリフレッシュスタートトリガ信号（以下、基準トリガ信号とする）が生成される。そして、基準トリガ信号は、メモリマクロ１ｃのみならず、その他のメモリマクロ１ａ、１ｂ、１ｄ、１ｅに対しても入力される。
メモリマクロ１ａ、１ｂ、１ｄ、１ｅには、それぞれ分周回路１１ａ、１１ｂ、１１ｄ、１１ｅが設けられている。これらの分周回路１１ａ、１１ｂ、１１ｄ、１１ｅは図４に示すリフレッシュデコーダ１０１上に形成される。各分周回路１１ａ、１１ｂ、１１ｄ、１１ｅには、タイマ回路３１１において生成された基準トリガ信号が入力され、それぞれメモリマクロ１ａ、１ｂ、１ｄ、１ｅの容量規模に応じて分周され、リフレッシュスタートトリガ信号が生成される。
例えば、図５に示されるように１２８Ｋビットのメモリマクロ１ｄの分周回路１１ｄは、周期が基準トリガ信号の２倍（２の１乗）になるように分周する。また、６４Ｋビットのメモリマクロ１ｅの分周回路１１ｅは、周期が基準トリガ信号の４倍（２の２乗）になるように分周する。同様にして、分周回路１１ａは、周期が基準トリガ信号の１２８倍（２の７乗）になるように、分周回路１１ｂは、周期が基準トリガ信号の１６倍（２の４乗）になるように分周する。
このとき、リフレッシュ制御回路３１においてリフレッシュスタートトリガ信号をメモリマクロ１毎に生成した後に、各メモリマクロ１に対して供給することも考えられるが、このような方式によれば、リフレッシュ制御回路３１から各メモリマクロ１の数に対応した数の配線（この例では、６本）により接続しなければならず、チップ面積の増加を招く。従って、本発明の実施の形態においては、最も容量規模の大きいメモリマクロ１ｃに対するリフレッシュスタートトリガ信号のみをリフレッシュ制御回路３１において生成し、全てのメモリマクロ１に共通して当該リフレッシュスタートトリガ信号（基準トリガ信号）を供給して、各メモリマクロ（メモリマクロ１ｃを除く）に設けた分周回路１１により個別のリフレッシュスタートトリガ信号を生成するように構成しているので、配線数は基本的に１本でよいため、チップ面積を小さく抑えることが可能となる。
次に、図６を用いて、本発明にかかるリフレッシュ制御回路３１のリフレッシュアドレス生成回路３１２より生成されるリフレッシュアドレスについて説明する。リフレッシュアドレスは、Ａ０〜Ａ１７の１８ビットの組合せにより構成される。Ａ０は所定の周期で「１」、「０」を繰り返すデータ列であり、Ａ１の周期はＡ０の周期の２倍となっている。Ａ２はＡ０の周期の４倍、Ａ３はＡ０の周期の８倍、Ａ４はＡ０の周期の１６倍等というようにＡ０〜Ａ１７に亘って周期が２倍ずつ増加するように設定されている。このようなデータ列によれば、Ａ０〜Ａ１７を組み合わせることで、２の１８乗分、即ち約２６２Ｋのアドレスが生成される。
図３に示されるように、この例におけるメモリマクロ１のうち、最も大きい容量規模を有するメモリマクロ１ｃは２５６Ｋビットのメモリセルを備えるから、図６に示すＡ０〜Ａ１７の１８ビットにより全てのメモリセル分のアドレスを生成することが可能となる。本発明の実施の形態では、リフレッシュアドレス生成回路３１２においてＡ０〜Ａ１７の１８ビットのアドレスを生成し、２５６Ｋビットのメモリマクロ１ｃに対してリフレッシュアドレスとして供給している。
また、メモリマクロ１ｃよりも容量規模の小さい他のメモリマクロ１ａ、１ｂ、１ｄ、１ｅに対しては、メモリセル数が少ないためリフレッシュアドレスとして１８ビットは不要である。このため、この例では、１２８Ｋビットのメモリマクロ１ｄに対しては、２５６Ｋビットのメモリマクロ１ｃに対してリフレッシュアドレスとして供給した１８ビットのＡ０〜Ａ１７のうち上位１７ビットのデータＡ１〜Ａ１７を供給している。同様にして、６４Ｋビットのメモリマクロ１ｅに対しては上位１６ビットのデータＡ２〜Ａ１７を、１６Ｋビットのメモリマクロ１ｂに対しては上位１４ビットのデータＡ４〜Ａ１７を、２Ｋビットのメモリマクロ１ａに対しては上位１１ビットのデータＡ７〜Ａ１７をリフレッシュアドレスとして供給している。
ここで、メモリマクロ１ｃよりも容量規模の小さい他のメモリマクロ１ａ、１ｂ、１ｄ、１ｅに対しては、Ａ０〜Ａ１７の１８ビットのデータのうち、上位ビットでなくても下位ビットであってもそれぞれのメモリマクロ１ａ、１ｂ、１ｄ、１ｅ中のメモリセルを選択することが可能である。しかしながら、下位ビットによりリフレッシュアドレスを生成すると、周期が短くなり、必要以上にリフレッシュ動作を行うことになる。リフレッシュ動作の頻度が高いと、無駄な電流を消費することになるため、最低限度の頻度で行なわれるようにした方がよい。このような観点から、本発明の実施の形態においては、最も容量規模が大きいメモリマクロに対するリフレッシュアドレスのうち、全てのメモリセルを選択する上で必要なビット数分の上位ビットを、小さい容量規模のメモリマクロに対するリフレッシュアドレスとして用いている。
ここで、本発明によるチップ面積の削減効果について図７を用いて説明する。点線Ａ１は、メモリマクロをＳＲＡＭにより構成した場合を示す。実線Ｂ１はメモリマクロを図２に示されるような回路により構成し、リフレッシュ回路等の補助回路を共通化していない場合を示す。実線Ｂ２はメモリマクロを図２に示されるような回路により構成し、リフレッシュ回路等の補助回路を共通化した場合を示す。このように、メモリ容量が比較的小さい場合には、図２に示されるような回路によりメモリマクロを構成したとしてもリフレッシュ回路等が余分に必要とされるため却ってチップ面積は大きくなる。しかしながら、メモリ容量が比較的大きくなるにつれて、図２に示されるような回路によりメモリマクロを構成することによるチップ面積の削減効果が高くなる。さらに、リフレッシュ回路等の補助回路を共通化することによってチップ面積の削減効果が高くなることが判る。
発明の実施の形態２．
本発明の実施の形態２にかかる半導体集積回路装置は、リフレッシュ制御について特徴を有し、その他の構成については発明の実施の形態１にかかる半導体集積回路装置と同様である。
この例にかかるリフレッシュアドレス生成回路３１２は、図８に示されるように、１１ビットからなるリフレッシュアドレスを生成する。リフレッシュアドレス生成回路３１２は、生成したリフレッシュアドレスを各メモリマクロ１ａ〜１ｅに供給する。
ここで、この１１ビットからなるリフレッシュアドレスによれば、２Ｋビットの容量規模を有するメモリマクロ１ａにおいては全てのメモリセルを選択できるが、それ以上の容量規模を有するメモリマクロ１ｂ〜１ｅにおいては一部のメモリセルしか選択することができない。
そこで、本発明の実施の形態においては、メモリマクロ１ｂ〜１ｅにおいては、複数本のワード線分を同時に選択して、リフレッシュするように図４に示されるリフレッシュデコーダ１０１を構成した。この場合にリフレッシュデコーダ１０１の構成は簡易になり、容量規模は減少する。具体的には、図８に示されるように、１６Ｋビットの容量規模のメモリマクロ１ｂにおいては８本のワード線分を同時に選択し、６４Ｋビットの容量規模のメモリマクロ１ｅにおいては３２本のワード線分を同時に選択し、１２８Ｋビットの容量規模のメモリマクロ１ｄにおいては６４本のワード線分を同時に選択し、２５６Ｋビットの容量規模のメモリマクロ１ｃにおいては１２８本のワード線分を同時に選択し、それぞれリフレッシュしている。
本発明の実施の形態にかかる構成によれば、分周回路が不要となり、かつリフレッシュアドレスのための配線数も少なくすることができる。
尚、ワード線の同時選択数は、所定の数内に制限することが好ましい。同時に選択する数が多いと、局所的に大量の電流が流れ、ノイズの発生に繋がるからである。
発明の実施の形態３．
本発明の実施の形態３にかかる半導体集積回路装置は、リフレッシュ制御について特徴を有し、その他の構成については発明の実施の形態１にかかる半導体集積回路装置と同様である。
この例にかかるリフレッシュアドレス生成回路３１２は、１６ビットからなるリフレッシュアドレスを生成する。そして、リフレッシュアドレス生成回路３１２は、図９に示されるように、メモリマクロ１ａ〜１ｂに対しては１６ビットの同じリフレッシュアドレスを供給している。
メモリマクロ１ａにおいては、上位１１ビットのみリフレッシュアドレスとして入力し、メモリマクロ１ｂにおいては、上位１４ビットのみリフレッシュアドレスとして入力している。
また、図９に示されるように、１２８Ｋビットの容量規模のメモリマクロ１ｄにおいては２本のワード線分を同時に選択し、２５６Ｋビットの容量規模のメモリマクロ１ｃにおいては４本のワード線分を同時に選択し、それぞれリフレッシュしている。
本発明の実施の形態にかかる構成は、リフレッシュアドレスの生成に関して発明の実施の形態１と２の双方の特徴を有するものであり、このような構成によっても、一部の分周回路が不要となり、かつリフレッシュアドレスのための配線数も少なくすることができる。
本発明にかかる半導体集積回路装置の構成図である。 本発明にかかるメモリマクロの回路構成例を示す図である。 本発明にかかるリフレッシュ処理を説明するためのブロック図である。 本発明にかかるメモリマクロの構成図である。 本発明におけるリフレッシュアドレスのデータ例を示すタイミング図である。 本発明におけるリフレッシュスタートトリガ信号例を示すタイミング図である。 本発明の効果を説明するための概念図である。 本発明にかかるリフレッシュアドレスの処理を説明するための表である。 本発明にかかるリフレッシュアドレスの処理を説明するための表である。
符号の説明
１ メモリマクロ
２ ロジックコア
３ 補助回路
１０ メモリセル
１１ 分周回路
３１ リフレッシュ制御回路
３２ 電源回路
３３ ワードブースト回路
１０１ リフレッシュデコーダ
１０２ セルアレイ
１０３ デコーダ
３１１ タイマ回路
３１２ リフレッシュアドレス生成回路

Claims (9)

  1. メモリマクロとロジックコアを搭載する半導体集積回路装置であって、
    前記メモリマクロとして、少なくともアクセス用ポート及びリフレッシュ用ポートを含むダイナミック型メモリを使用したことを特徴とする半導体集積回路装置。
  2. 前記メモリマクロとロジックコアは、複数組より構成され、
    当該複数のメモリマクロに対して共通のリフレッシュ制御回路を備えたことを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記リフレッシュ制御回路は、
    第１のメモリマクロに対するリフレッシュアドレスを生成して当該第１のメモリマクロに対して供給するとともに、当該リフレッシュアドレスのうち上位の所定ビットを、前記第１のメモリマクロより容量規模の小さい第２のメモリマクロに対するリフレッシュアドレスとして供給するリフレッシュアドレス生成回路を備えたことを特徴とする請求項２記載の半導体集積回路装置。
  4. 第１のメモリマクロよりも容量規模の小さい第２のメモリマクロは、分周回路を備え、
    前記リフレッシュ制御回路は、前記第１のメモリマクロに対してリフレッシュ動作の開始のためのトリガとなるリフレッシュスタートトリガ信号を発生し、当該第１のメモリマクロと、前記第２のメモリマクロの分周回路に対して供給するタイマ回路を有し、
    前記分周回路は、前記タイマ回路から供給されたリフレッシュスタートトリガ信号を分周することにより当該第２のメモリマクロに対するリフレッシスタートトリガ信号を生成し、供給することを特徴とする請求項２記載の半導体集積回路装置。
  5. 第１のメモリマクロよりも容量規模の小さい第２のメモリマクロは、分周回路を有し、
    前記リフレッシュ制御回路は、
    前記第１のメモリマクロに対するリフレッシュアドレスを生成して当該第１のメモリマクロに対して供給するとともに、当該リフレッシュアドレスのうち上位の所定ビットを、前記第２のメモリマクロに対するリフレッシュアドレスとして供給するリフレッシュアドレス生成回路と、
    前記第１のメモリマクロに対してリフレッシュ動作の開始のためのトリガとなるリフレッシュスタートトリガ信号を発生し、当該第１のメモリマクロと、前記第２のメモリマクロの分周回路に対して供給するタイマ回路を有し、
    前記分周回路は、前記タイマ回路から供給されたリフレッシュスタートトリガ信号を分周することにより当該第２のメモリマクロに対するリフレッシスタートトリガ信号を生成し、供給することを特徴とする請求項２記載の半導体集積回路装置。
  6. 前記メモリマクロは、少なくとも第１のメモリマクロと、当該第１のメモリマクロよりも容量規模の小さい第２のメモリマクロとを有し、
    前記リフレッシュ制御回路は、第２のメモリマクロに対するリフレッシュアドレスを生成して、前記第１のメモリマクロ及び第２のメモリマクロに対して供給するリフレッシュアドレス生成回路を有し、
    前記第１のメモリマクロは、前記リフレッシュアドレス生成回路から供給されたリフレッシュアドレスに基いて複数本のワード線分を選択するリフレッシュアドレスを生成するリフレッシュデコーダを備えたことを特徴とする請求項２記載の半導体集積回路装置。
  7. 前記メモリマクロは、少なくとも第１のメモリマクロと、当該第１のメモリマクロよりも容量規模の小さい第２のメモリマクロと、当該第２のメモリマクロよりも容量規模の小さい第３のメモリマクロを有し、
    前記リフレッシュ制御回路は、第２のメモリマクロに対するリフレッシュアドレスを生成して、前記第１のメモリマクロ及び第２のメモリマクロに対して供給し、当該リフレッシュアドレスの上位の所定ビットを前記第３のメモリマクロに対して供給するリフレッシュアドレス生成回路を有し、
    前記第１のメモリマクロは、前記リフレッシュアドレス生成回路から供給されたリフレッシュアドレスに基いて複数本のワード線分を選択するリフレッシュアドレスを生成するリフレッシュデコーダを備えたことを特徴とする請求項２記載の半導体集積回路装置。
  8. 前記メモリマクロとロジックコアは、複数組より構成され、
    当該複数組のメモリマクロ及びロジックコアに対して共通の電源回路を備えたことを特徴とする請求項１記載の半導体集積回路装置。
  9. 前記半導体集積回路装置に含まれる全てのメモリマクロとして少なくともアクセス用ポート及びリフレッシュ用ポートを含むダイナミック型メモリを使用したことを特徴とする請求項１記載の半導体集積回路装置。

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