JP2005078592A - メモリ制御装置及び画像形成装置 - Google Patents

Abstract

【課題】 クロック信号に同期して動作する同期式メモリを制御するにあたり、同期式メモリへのアドレス信号出力に起因して生じる不要輻射ノイズを低減する。
【解決手段】 ＳＤＲＡＭへアクティブコマンドを出力する際、ｃｓ＃をアクティブ状態にするタイミングｔ１に先立って、有効ローアドレスの出力を開始すると共にｒａｓ＃をアクティブ状態にする（ｔ０）。そして、ｃｓ＃がネガティブ化（ｔ３）した後所定期間経過後のタイミングｔ４にて、有効ローアドレスの出力停止およびｒａｓ＃のネガティブ化を行う。しかも、アドレス信号ａｄｒの出力制御及びｒａｓ＃，ｃａｓ＃，ｗｅ＃の出力制御は、スペクトラム拡散クロックジェネレータからの変調クロックＳ−ｃｌｋに同期して行われる。そのため、アドレス信号ａｄｒおよび制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃に起因する不要輻射ノイズの発生が低減される。
【選択図】 図５

Description

本発明は、ＳＤＲＡＭ等の同期式メモリを制御するメモリ制御装置、及び、それを備えた画像形成装置に関する。

従来より、パーソナルコンピュータ（以下「パソコン」と略す）やプリンタなどの、ＣＰＵにより各種データ処理や制御がなされて動作する電子機器では、処理速度の高速化のために高クロック化が進んでいるが、システムクロック（基準クロック）の周波数が高くなるほど機器内部で発生する不要輻射ノイズも増加し、機器内部はもちろん、他の電子機器にも影響を及ぼすおそれがある。

このような不要輻射ノイズは、電子機器内部においてその機器を構成する各種電子部品からも発生するが、特に問題となるのが、部品相互間の配線である。例えば、ＣＰＵを搭載した電子機器内に構築される、ＣＰＵからの指示に従ってメモリ制御回路が同期式メモリを制御するよう構成されたメモリ制御システムでは、通常、メモリ制御回路と同期式メモリとが同じプリント基板上に一定の距離を隔てて設けられ、配線パターンにて相互に接続される。

この場合の不要輻射ノイズ発生源としては、具体的には、同期式メモリの動作を制御するためにメモリ制御回路から同期式メモリへ出力される各種制御信号用の配線や、その制御信号と共に出力されるアドレス信号用の配線、或いはデータ伝送用の配線やクロック信号伝送用の配線などが挙げられる。その中でも特にクロック信号は、メモリ制御回路や同期式メモリ、ＣＰＵなど、電子機器内の各部へほぼ常時供給されるため、電子機器内における主な不要輻射ノイズ源の一つである。

そのため、近年、クロック信号に起因する不要輻射ノイズを抑制するために、一定周波数の基準クロックをスペクトラム拡散クロック（ＳＳＣ：Spread Spectrum Clock ）技術により変調した変調クロックが用いられている。このＳＳＣは、基準クロックに狭帯域の変調をかけることによりその周波数を±数％の割合で一定周期で変化させた変調クロックを得る技術であり、クロック周波数を固定せず変化させることで、不要輻射ノイズのピークを低く抑えるようにしたものである（例えば、特許文献１参照。）。

一方、例えばパソコンのメインメモリなどで頻繁に用いられるＳＤＲＡＭ（Synchronous Dynamic RAM ）は、メモリ制御回路からの各種コマンドの取得を、図７に例示するように、コマンドを構成する各種制御信号（図７ではチップセレクト信号ｃｓ＃のみ図示）とそのコマンドに対応したアドレス信号ａｄｒとをクロック信号ｃｌｋに同期して取り込むことにより行う。尚、信号名称の後に付加されている「＃」は、その信号が負論理（アクティブ・ロー）であることを意味する。

このとき、図示の如く、制御信号ｃｓ＃はクロック信号ｃｌｋの約１クロック分の期間だけアクティブ状態となり、アドレス信号ａｄｒも、制御信号ｃｓ＃がアクティブ状態となる期間だけ、そのときのコマンドに対応した有効アドレス信号となる。

つまり、メモリ制御回路は、ＳＤＲＡＭへコマンドを出力する際、そのコマンド及びアドレス信号ａｄｒを、約１クロック分だけ出力するのである。このようにコマンド及びアドレス信号ａｄｒがクロック信号ｃｌｋの約１クロック分だけ出力されるのは、ＳＤＲＡＭにおける周知の基本的仕様である（例えば、特許文献２参照。）。
特開２０００−２８０５７５号公報 特開２００３−１０１８０６号公報（図４，図５）

ところで、マイクロコンピュータ等における近年の高クロック化に伴い、システムクロックとして１００ＭＨｚ程度またはそれ以上の周波数のクロック信号が使用されるようになってきている。

そのため、例えばクロック信号ｃｌｋの周波数が１００ＭＨｚの場合、図７に例示したＳＤＲＡＭの制御のように、制御信号がアクティブ状態（Low レベル）となる期間やアドレス信号ａｄｒが有効となる期間がクロック信号ｃｌｋの約１クロック分だと、そのアクティブ状態となる期間の制御信号や有効アドレス信号の周波数は、クロック周波数の約１／２の約５０ＭＨｚとなる。この約５０ＭＨｚの周波数は、不要輻射ノイズの発生源として無視できないレベルの周波数であり、メモリ制御回路からコマンドが出力される度に、この約５０ＭＨｚの制御信号・アドレス信号ａｄｒがメモリ制御回路〜ＳＤＲＡＭ間を伝送され、不要輻射ノイズが発生してしまう。

特にアドレス信号ａｄｒについては、通常、複数ビットのアドレス信号（ローアドレス又はカラムアドレス）をそのビット数に応じた本数の配線からなるアドレスバスにて伝送するよう構成され、例えば１２本であったり１６本であったり、さらにそれ以上であったりするなど、近年においては１０本以上の配線にてアドレスバスが構成される場合が多い。そのため、コマンド出力時にこの多数の配線上をクロック周波数の約１／２の周波数の有効アドレス信号が伝送されると、それに起因してアドレスバスから生じる不要輻射ノイズも大きくなり、周囲の回路に誤動作等の悪影響を与えてしまうおそれがある。

本発明は上記課題に鑑みなされたものであり、クロック信号に同期して動作する同期式メモリを制御するにあたり、同期式メモリへのアドレス信号出力に起因して生じる不要輻射ノイズを低減することが可能なメモリ制御装置、及び、それを備えた画像形成装置を提供することを目的とする。

本願発明者は、例えば図７で説明したＳＤＲＡＭの制御において、チップセレクト信号ｃｓ＃は、コマンドの出力期間（有効期間）を決定付けるものであるため１クロック分の周期より長い期間アクティブ状態とするのは制御上困難であるものの、アドレス信号ａｄｒについては、ｃｓ＃のアクティブ状態期間以外では有効とならないことに着目し、本願発明に至った。

即ち、上記課題を解決するためになされた請求項１記載のメモリ制御装置は、所定周波数（予め定められた一定周波数）の基準クロックを生成する基準クロック生成手段と、該基準クロック生成手段が生成した基準クロックに同期して動作し、該基準クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って制御コマンドとアドレス信号の出力及び該同期式メモリに記憶されたデータの読み出しを行うメモリ制御手段と、を備えたものであって、メモリ制御手段は、制御コマンドを出力する制御コマンド出力手段とアドレス信号を出力するアドレス信号出力手段とを備えている。そして、アドレス信号出力手段は、制御コマンド出力手段が制御コマンドを出力する際に該制御コマンドに対応したアドレス信号であるコマンド対応アドレス信号を出力する場合、少なくとも該制御コマンドの出力期間を含み該出力期間より長い期間、該コマンド対応アドレス信号を出力する。

このように構成されたメモリ制御装置によれば、コマンド対応アドレス信号の出力期間を制御コマンドの出力期間より長くすることで、そのコマンド対応アドレス信号の周波数を制御コマンドの周波数より低くすることが可能となるため、同期式メモリへのアドレス信号出力に起因して生じる不要輻射ノイズを低減することが可能となる。

ここで、アドレス信号出力手段がコマンド対応アドレス信号の出力期間を制御コマンドの出力期間に対して具体的にどの程度長くするかは、その制御コマンドの前・後に出力される他の制御コマンドと干渉しない限り適宜設定することができる。

即ち、例えば、出力タイミングは制御コマンドと同時であるが制御コマンドの出力が終わっても引き続き一定期間はコマンド対応アドレス信号の出力を継続させてもいいし、逆に、制御コマンドの出力に先立ってコマンド対応アドレス信号の出力を開始し、その後に制御コマンドを出力して、両者同時にその出力を終了するようにしてもよいが、例えば請求項２に記載のように、制御コマンドより先にコマンド対応アドレス信号の出力を開始し、該制御コマンドの出力終了後、所定期間経過後にそのコマンド対応アドレス信号の出力を停止するようにしてもよい。

このように、コマンド対応アドレス信号の出力期間を制御コマンドの前・後双方に長くするようにすれば、請求項１の効果に加え、同期式メモリにおけるコマンド対応アドレス信号のセットアップ時間及びホールド時間を十分に確保することができるため、信頼性の高いメモリ制御装置の提供が可能となる。

そしてこの場合（請求項２の場合）、更に、例えば請求項３に記載のように、基準クロック生成手段が生成した基準クロックの周波数を該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段を備え、アドレス信号出力手段は、クロック変調手段から出力された変調クロックに同期してコマンド対応アドレス信号の出力を行うようにしてもよい。

このようにすれば、アドレス信号出力手段から出力されるコマンド対応アドレス信号の出力タイミング・出力期間はその出力時の変調クロックの周波数に応じて変化し、即ち、コマンド対応アドレス信号の周波数が変化することになる。そのため、一定周波数の基準クロックに同期してコマンド対応アドレス信号を出力する場合に比べて不要輻射ノイズのピークを低く抑えることができ、同期式メモリへのアドレス信号出力に起因して生じる不要輻射ノイズの低減効果を高めることが可能となる。

ところで、例えば図７で説明したＳＤＲＡＭの制御では、既に述べた通り、チップセレクト信号ｃｓ＃を含む複数の制御信号により一つのコマンドが構成されるが、この複数の制御信号のうち、チップセレクト信号ｃｓ＃以外の制御信号については、上記コマンド対応アドレス信号と同様、ｃｓ＃のアクティブ状態期間以外では有効とならない。このように、同期式メモリにおいては、一般に、制御コマンドを構成する複数の制御信号についても、その制御コマンドの出力期間を決定付ける信号とそうでない信号とがある。

そこで、請求項１〜３いずれかに記載のメモリ制御装置は、例えば請求項４に記載のように構成してもよい。即ち、請求項４記載のメモリ制御装置は、上記制御コマンドが、該制御コマンドの出力期間を決定付けるものであってアクティブ状態のときに該制御コマンドが有効となる出力期間設定信号と、同期式メモリに対する制御内容を設定するための複数の制御設定信号とにより構成され、該複数の制御設定信号の組み合わせに応じて制御内容が設定されるものである。そして制御コマンド出力手段は、制御コマンドを出力する際、該制御コマンドを構成する複数の制御設定信号であって該制御コマンドにおいてアクティブ状態をとる信号のうち、少なくとも一つを拡幅制御設定信号として、該拡幅制御設定信号のアクティブ状態期間を、出力期間設定信号のアクティブ状態期間より長くするよう構成されている。

このように構成されたメモリ制御装置によれば、コマンド対応アドレス信号に加えて拡幅制御設定信号のアクティブ状態期間も、出力期間設定信号のアクティブ状態期間より長くするため、その拡幅制御設定信号の周波数を低くすることが可能となる。そのため、同期式メモリへのアドレス信号及び制御設定信号の出力に起因して生じる不要輻射ノイズを共に低減することができ、不要輻射ノイズの低減効果をより高めることが可能となる。

ここで、制御コマンド出力手段が拡幅制御設定信号のアクティブ状態期間を出力期間設定信号のアクティブ状態期間に対して具体的にどの程度長くするかは、その拡幅制御設定信号に対応した制御コマンドの前・後に出力される他の制御コマンドと干渉しない限り適宜設定することができる。

即ち、例えば、アクティブ状態に移行するタイミングは出力期間設定信号のアクティブ状態移行時と同時にするが出力期間設定信号が再びネガティブ状態になっても引き続き一定期間は拡幅制御設定信号をアクティブ状態に維持させてもいいし、逆に、出力期間設定信号がアクティブ状態に移行するのに先立って拡幅制御設定信号をアクティブ状態にし、その後に出力期間設定信号をアクティブ状態にして、その後両者同時にネガティブ状態になるようにしてもよいが、例えば請求項５に記載のように、出力期間設定信号をアクティブ状態にする前に拡幅制御設定信号をアクティブ状態にし、該出力期間設定信号をアクティブ状態から再びネガティブ状態にした後、所定期間経過後に該拡幅制御設定信号をネガティブ状態にするようにしてもよい。

このように、拡幅制御設定信号のアクティブ期間を出力期間設定信号のアクティブ期間よりもその前・後双方に長くするようにすれば、請求項４の効果に加え、同期式メモリにおける拡幅制御設定信号のセットアップ時間及びホールド時間を十分に確保することができるため、メモリ制御装置の信頼性をより高めることが可能となる。

そしてこの場合（請求項５の場合）、更に、例えば請求項６に記載のように、制御コマンド出力手段は、クロック変調手段から出力された変調クロックに同期して拡幅制御設定信号の出力を行うようにしてもよい。尚、ここでいう「クロック変調手段」は請求項３に記載の「クロック変調手段」と同一のものを示している。

このようにすれば、制御コマンド出力手段から出力される拡幅制御設定信号がアクティブ状態になるタイミングや期間は、そのときの変調クロックの周波数に応じて変化し、即ち、拡幅制御設定信号の周波数が変化することになる。そのため、周波数が一定の場合に比べて不要輻射ノイズのピークを低く抑えることができ、同期式メモリへの制御設定信号出力に起因して生じる不要輻射ノイズの低減効果を高めることが可能となる。

そして、上記請求項１〜６いずれかに記載のメモリ制御装置は、例えば請求項７に記載のように、同期式メモリがクロック位相調整手段を備えたものである場合により効果的である。クロック位相調整手段は、同期式メモリ内に記憶されているデータがメモリ制御手段により読み出される際の該データの出力が基準クロック生成手段からの基準クロックに同期して行われるよう、入力された基準クロックの位相を調整するものである。

このクロック位相調整手段は、基準クロック生成手段からの基準クロックに同期してデータ出力がなされるように同期式メモリ内部に入力された基準クロックの位相を調整できる限り、種々の構成が考えられ、具体的には例えば周知のＤＬＬ（Delay Locked Loop ）回路が挙げられる。ＤＬＬ回路の場合、外部から入力される基準クロックと同期式メモリ内部のクロックとが同位相となる（ロックする）ようフィードバック制御するものであるため、ＤＬＬロックの基準となる外部基準クロックが仮に変調クロックであると、ＤＬＬロックが外れたり或いはロックすること自体が困難となって、同期式メモリ内の動作用クロックが安定しなくなるおそれがある。そのため、ＤＬＬ回路のようなクロック位相調整手段を備えた同期式メモリに対しては、既述の特許文献１に開示されたＳＳＣによるノイズ低減方法を適用するのは困難である。

そこで、クロック位相調整手段を備えた同期式メモリを制御するメモリ制御装置として、請求項１〜６いずれかに記載のメモリ制御装置を用いれば、コマンド対応アドレス信号或いは制御設定信号に起因する不要輻射ノイズの低減が可能となるため、より効果的である。

更に、請求項１〜７のいずれかに記載のメモリ制御装置は、例えば請求項８記載のように、同期式メモリが、メモリ制御手段からのデータ読み出し要求を示す一つの制御コマンドに対して複数ワードのデータを該メモリ制御手段へ出力するよう構成されたものである場合により効果的である。即ち、複数ワードのデータが読み出されている間であって少なくとも次の制御コマンドを出力するまでの間は、その制御コマンドに対応した拡幅制御設定信号をアクティブ状態にでき、又は、コマンド対応アドレス信号についても出力を継続できるため、不要輻射ノイズの低減効果がより高まる。

更にまた、請求項１〜８のいずれかに記載のメモリ制御装置は、例えば請求項９に記載のように構成してもよい。即ち、請求項９記載のメモリ制御装置は、請求項１〜８いずれかに記載のメモリ制御装置であって、同期式メモリは同期式ＲＡＭであり、メモリ制御手段は、ＣＰＵからの指示に従って同期式ＲＡＭに対するデータの書き込み及び読み出しを行うよう構成されたものである。

同期式ＲＡＭはデータの書き込みも行われるため、不要輻射ノイズの発生量は同期式ＲＯＭよりも比較的多くなるが、本発明（請求項９）によれば、データ書き込みの際にメモリ制御手段から出力される制御設定信号やコマンド対応アドレス信号に起因する不要輻射ノイズも低減されるため、同期式ＲＡＭを、不要輻射ノイズを低く抑えつつ制御することが可能となる。

また、既述の通り、多種存在する同期式ＲＡＭの中でも特に同期式ＤＲＡＭ（ＳＤＲＡＭ）は、低価格で大容量であるため、パソコンやプリンタなどの各種電子機器におけるメインメモリとして広く使用されている。そこで、請求項９記載のメモリ制御装置における同期式ＲＡＭが、例えば請求項１０記載のように同期式ＤＲＡＭである場合、その同期式ＤＲＡＭを不要輻射ノイズを低く抑えつつ制御することが可能となるため、より効果的である。

更に、請求項９又は１０記載のメモリ制御装置は、例えば請求項１１記載のように、同期式メモリが、メモリ制御手段からのデータ書き込み要求を示す一つの制御コマンドに対して複数ワードのデータを書き込むよう構成されたものである場合により効果的である。即ち、その複数ワードのデータが書き込まれている間であって少なくとも次の制御コマンドを出力するまでの間は、その制御コマンドに対応した拡幅制御設定信号をアクティブ状態にでき、又は、コマンド対応アドレス信号についても出力を継続できるため、不要輻射ノイズの低減効果がより高まる。

次に、請求項１２記載の発明は、請求項９〜１１のいずれかに記載のメモリ制御装置と、外部から画像データを入力するための入力手段と、少なくとも前記画像データがメモリ制御手段によって書き込まれる同期式メモリと、その同期式メモリに書き込まれた画像データに基づく画像を印字媒体に印字する印字手段と、を備えた画像形成装置である。

例えば一枚の印刷用紙に画像を印刷する際の画像データは、非常に多くのデータ量となる。そのため、その多大な画像データを同期式メモリに対して読み書きする場合、必然的にアドレス信号や制御コマンド用の配線長（本数）も多くなり、制御コマンドやアドレス信号（コマンド対応アドレス信号）の入出力頻度も多くなって、不要輻射ノイズが増加するおそれがある。

そこで、そのような画像形成装置におけるメモリ制御装置として本発明（請求項９〜１１）のメモリ制御装置を用いれば、大容量の画像データを同期式メモリに読み書きする際の不要輻射ノイズを低く抑えることができ、信頼性の高い画像形成装置の提供が可能となる。

そして、例えば請求項１３に記載のように、画像データがカラー画像データである画像形成装置においては、モノクロ画像データに比べるとデータ量がさらに大容量化して不要輻射ノイズも大きくなってしまうおそれがあるが、その大容量カラー画像データを記憶する同期式メモリを制御するために、本発明（請求項９〜１１）のメモリ制御装置を用いれば、大容量のカラー画像データを読み書きする場合であっても、不要輻射ノイズを低減することが可能であるため、より効果的である。

以下に、本発明の好適な実施形態を図面に基づいて説明する。
図１は、画像形成装置としてのプリンタ全体の概略構成を示す説明図である。図１に示す如く、本実施形態のプリンタ１０では、画像形成を行う際、感光体ベルト１が時計回りに周回移動し、まず帯電器２により感光体ベルト１の像担持面への帯電が行われる。次に、レーザ書込ユニット３からのレーザ光により、カラー画像データに従った静電潜像が感光体ベルト１上に形成される。カラー画像データは、後述するパソコン４０（図２参照）などから入力されるものである。レーザ書込ユニット３は、レーザ光源やポリゴンミラー等により構成された周知のものであり、レーザ光源から発光されたレーザ光は、ミラー２７及びミラー２６による反射を経て感光体ベルト１上へ照射される。

レーザ書込ユニット３により静電潜像が形成されると、各現像器５〜８により順次現像が行われる。表面に静電潜像が形成された可撓性且つ無端状の感光体ベルト１は、感光体ベルト支持搬送ローラ１ａ，１ｂ，１ｃに張架され、これら各ローラ１ａ〜１ｃにより一定方向へ周回する。そして、収容するトナー（現像剤）の色がそれぞれ異なる第一現像器５，第二現像器６，第三現像器７及び第四現像器８を順次感光体ベルト１側に移動させることにより、感光体ベルト１上の静電潜像を各色のトナーにて現像する。

図１では、第一現像器５を感光体ベルト１側へ移動させて該第一現像器５の現像ローラ５ａを回転させながら感光体ベルト１の表面に当接させることにより、感光体ベルト１上の静電潜像が第一現像器５内のトナーによって現像されている状態を示している。第一現像器５による現像が終わり、感光体ベルト１上のトナーが中間転写ベルト９に転写されると、第一現像器５を感光体ベルト１から離間させると共に第二現像器６を感光体ベルト１側へ移動させて、現像ローラ６ａを感光体ベルト１の表面に当接させる。これにより、第二現像器６に収容されているトナーにより感光体ベルト１が現像される。

以降、第三現像器７の現像ローラ７ａ及び第四現像器８の現像ローラ８ａを順次感光体ベルト１の表面に当接させることにより、各現像器７及び８が収容するトナーによる現像が行われ、現像の都度、中間転写ベルト９への転写が行われる。また、各現像器５〜８毎に、現像の前には、帯電器２による感光体ベルト１への帯電及びレーザ書込ユニット３による感光体ベルト１上への静電潜像形成が行われる。

尚、各現像器５〜８は、現像ローラ５ａ〜８ａやトナー供給ローラ５ｂ〜８ｂの他、図示は省略したものの現像ローラ５ａ〜８ａの表面に付着するトナーの層厚を規制してトナー量の調整等を行うドクターブレード、トナー攪拌等を行うアジテータ等を備え、感光体ベルト１に担持された静電潜像をトナーで現像するための周知の現像器である。また、中間転写ベルト９は、４つの中間転写ベルト支持搬送ローラ９ａ，９ｂ，９ｃ，９ｄにより支持・搬送（図１では反時計回り）されている。そして、中間転写ベルト９への転写後、感光体ベルト１上に残余したトナーは感光体ベルトクリーニング装置１１により除去される。この感光体ベルト１と中間転写ベルト９との間には、中間転写ベルト９へトナーを中間転写するためのバイアスが印加されている。

そして、各現像器５〜８による現像・転写が終わった後、中間転写ベルト９上に形成された多色のトナー像は、転写ローラ１６と中間転写ベルト９との間に印加されたバイアスにより、用紙トレイ１２から給紙ローラ１３及び各搬送ローラ１４，１５を経て搬送されてきた印刷用紙上に転写される。そして、転写されたトナーが定着器１７によって定着された後、各排紙ローラ１８〜２０を経て外部に出力（排紙）されることにより、カラー画像が得られる。尚、印刷用紙への転写後、中間転写ベルト９上に残った残余トナーは、中間転写ベルトクリーニング装置２１により除去される。

また、用紙トレイ１２の上部には、上記説明したプリンタ１０内の各部の動作を制御するためのメイン基板３０（図３参照）が設けられている。このメイン基板３０については後で説明する。

次に、パソコン等の外部端末装置からプリンタ１０へカラー画像データが入力され、そのカラー画像データに従ってプリンタ１０にてカラー画像が印刷用紙に印刷されることについて、図２に基づいて説明する。図２は、本実施形態のネットワーク印刷システムの概略構成を示す説明図である。図２に示す如く、本実施形態のネットワーク印刷システムでは、プリンタ１０及びパソコン４０がいずれもネットワーク伝送線Ｌ１に接続され、相互にデータの授受ができるよう構成されている。

プリンタ１０は、当該プリンタ１０の動作全体を制御するＣＰＵ３１と、ＣＰＵ３１にて実行される各種プログラムやパラメータ等が格納されたＲＯＭ３２と、パソコン４０等から送信されてくるカラー画像データ等の格納やＣＰＵ３１の一時的な作業領域として用いられるＲＡＭ３３と、ＣＰＵ３１からの指令に従って各部（図２におけるＣＰＵ３１及びＡＳＩＣ３４以外）に制御信号を出力するＡＳＩＣ３４と、当該プリンタ１０内の各部が動作する際の同期用基準クロックを生成する発振器３５と、ネットワーク伝送線Ｌ１を介して入出力されるデータ中のＭＡＣ（Media Access Control）フレームに含まれるデータ（ＭＡＣアドレス等）に基づいて各種処理を行うＭＡＣチップ３６と、当該プリンタ１０と外部との間でデータ授受を行うためのインターフェイスであって本発明の入力手段としてのネットワークＩ／Ｆ３７と、ＵＳＢ（Universal Serial Bus）規格に基づくデータを入出力するためのＵＳＢ端子３８と、外部から入力されたカラー画像データに従って印刷用紙にカラー画像を形成（印刷出力）する印字部５１と、ユーザがこのプリンタ１０の各種設定等を行う場合にその設定の種類に応じた操作を行うための操作部５２と、操作部５２により操作・入力された設定内容やプリンタ１０自身のステータス情報など、プリンタ１０の動作に関する種々の情報を表示するための表示部５３と、により構成される。

このうち印字部５１は、詳細には、レーザ書込ユニット３や感光体ベルト１、各現像器５〜８、中間転写ベルト９、定着器１７などの図１に示したプリンタ１０内の各部と、これら各部をＡＳＩＣ３４からの制御信号に従って実際に動作させるための制御・駆動信号を出力するエンジン基板（図示略）とからなり、本発明の印字手段に相当するものである。

また、図２において一点鎖線で囲んだ部分、即ち、ＣＰＵ３１、ＲＯＭ３２、ＲＡＭ３３、ＡＳＩＣ３４、発振器３５、ＭＡＣチップ３６、ネットワークＩ／Ｆ３７、及びＵＳＢ端子３８は、図１で説明したメイン基板３０に実装されており、その具体的実装状態は図３に示す通りである。図３に示すように、ＲＯＭ３２は実際には複数（本例では４つ）のＲＯＭチップ３２ａ，３２ｂ，３２ｃ，３２ｄにより構成されている。また、ＲＡＭ３３は、本実施形態ではＳＤＲＡＭであり、より詳細には、複数のＳＤＲＡＭチップが搭載されたＳＤＲＡＭモジュール（ＤＩＭＭ）３３ａ，３３ｂにより構成されている。尚、以下の説明においては、ＲＡＭ３３を、より具体的な名称であるＳＤＲＡＭ３３と称する。

また、既に説明したように、発振器とＣＰＵ３１とが基準クロック供給ラインＬｃ１により接続され、発振器３５とＡＳＩＣ３４とが基準クロック供給ラインＬｃ２により接続されている。また、ＡＳＩＣ３４とＳＤＲＡＭ３３とが基準クロック供給ラインＬｃ３により接続され、ＳＤＲＡＭ３３にも基準クロックが供給される。

一方、パソコン４０は、ＣＰＵ４１、ＲＯＭ４２、ＲＡＭ４３、ハードディスクドライブ（ＨＤＤ）４４、液晶ディスプレイ等の表示部４５、キーボード等の操作部４６、ＣＤ−ＲＯＭドライブ４７、及びネットワークＩ／Ｆ４８を備えたごく一般的な構成のものである。そして、このパソコン４０にインストールされたアプリケーション上で作成された文書データやカラー画像データ等の各種印刷用データは、ユーザによる印刷指示によってネットワークＩ／Ｆ４８から出力され、ネットワーク伝送線Ｌ１を介してプリンタ１０内に入力される。プリンタ１０は、ネットワーク伝送線Ｌ１を介して入力された印刷用データを印字部５１にて実際に印刷可能なデータ形式に展開し、印刷出力する。

次に、上記説明した本実施形態のプリンタ１０における、ＳＤＲＡＭ３３の制御について、図４に基づいて説明する。図４は、プリンタ１０内におけるＳＤＲＡＭ制御システムの概略構成を示す説明図である。

本実施形態のプリンタ１０では、ＣＰＵ３１と、ＡＳＩＣ３４と、ＳＤＲＡＭ３３と、発振器３５とによりＳＤＲＡＭ制御システムが構成されている。発振器３５は、一定周波数（本実施形態では例えば１００ＭＨｚ）の基準クロックｃｌｋを生成する周知のクロックジェネレータであり、ＣＰＵ３１及びＡＳＩＣ３４にはこの発振器３５で生成された基準クロックｃｌｋが入力され、ＳＤＲＡＭ３３にもＡＳＩＣ３４を介して基準クロックｃｌｋが入力される。

ＣＰＵ３１は、ＲＯＭ３２内のプログラム等に基づいて各種演算処理を実行するＣＰＵコア５６と、ＡＳＩＣ３４内のメモリ制御信号発生回路６１とＣＰＵコア５６との間で相互に伝送される各種データ・制御信号を中継するインターフェイスとしてのメモリＩ／Ｆ回路５７と、発振器３５から入力された基準クロックｃｌｋを逓倍（例えば１ＧＨｚに逓倍）するＰＬＬ回路５８とを備える。即ち、ＣＰＵ３１は基本的には基準クロックｃｌｋを入力して動作用クロックとして使用するが、ＣＰＵコア５６は、その基準クロックｃｌｋを逓倍してより高周波数化されたクロックに同期して動作するよう構成されている。

ＡＳＩＣ３４は、発振器３５から入力された基準クロックｃｌｋをＳＳＣにより変調して変調クロックＳ−ｃｌｋを生成するスペクトラム拡散クロックジェネレータ（ＳＳＣＧ）６２と、ＣＰＵ３１からの指示（制御信号）に従ってＳＤＲＡＭ３３の各種制御を行うメモリ制御信号発生回路６１とを備える。

ＳＳＣＧ６２は、基準クロックｃｌｋ（１００ＭＨｚ）に狭帯域の変調をかけることにより、例えば９９〜１０１ＭＨｚの間で周期的に変化するような変調クロックＳ−ｃｌｋを生成するものであり、この変調クロックＳ−ｃｌｋはメモリ制御信号発生回路６１へ入力される。また、基準クロックｃｌｋ自体もメモリ制御信号発生回路６１へ入力される。

ＳＤＲＡＭ３３は、既述の通り二つのＳＤＲＡＭモジュール３３ａ，３３ｂからなる。このうち一方のＳＤＲＡＭモジュール３３ａは、複数のＳＤＲＡＭチップからなるメモリ部８１と、ＡＳＩＣ３４から入力された基準クロックｃｌｋを遅延させてメモリ部８１へ供給することによりメモリ部８１への制御信号やデータの入力及びメモリ部８１からのデータ出力を外部クロック（つまりＳＤＲＡＭモジュール３３ａに入力される基準クロックｃｌｋ）に同期させるためのＤＬＬ回路８２とを備える。また、他方のＳＤＲＡＭモジュール３３ｂも同様に、複数のＳＤＲＡＭチップからなるメモリ部８６と、上記ＤＬＬ回路８２と同じ構成のＤＬＬ回路８７とを備える。

メモリ制御信号発生回路６１は、ＣＰＵ３１からの命令に従ってＳＤＲＡＭ３３に対するデータの書き込み及び読み出しを制御するものである。具体的には、ＣＰＵ３１からの制御信号に従ってＳＤＲＡＭ３３へ制御信号・アドレス信号ａｄｒを出力し、また、必要に応じてＣＰＵ３１に対して所定の制御信号を出力するよう構成され、ＳＤＲＡＭ３３は、このメモリ制御信号発生回路６１からの各種制御信号及びアドレス信号ａｄｒに従って動作する。また、メモリ制御信号発生回路６１は、ＣＰＵ３１とＳＤＲＡＭ３３との間でデータの中継も行うよう構成されている。そのため、メモリ制御信号発生回路６１とＳＤＲＡＭ３３とは、各種制御信号をＳＤＲＡＭ３３へ送信するための制御バスＢｃと、アドレス信号ａｄｒ伝送用のアドレスバスＢａと、データ伝送用のデータバスＢｄとによって相互に接続されている。

メモリ制御信号発生回路６１は、ＣＰＵ命令解析部７１とＳＤＲＡＭ制御部７２とを備える。ＣＰＵ命令解析部７１は、ＣＰＵ３１からの制御信号をデコード処理してＳＤＲＡＭ制御用の信号・データであるか否か判断し、ＳＤＲＡＭ制御用の場合に、その内容（ＣＰＵ３１の命令内容）をＳＤＲＡＭ制御部７２に伝達する。これを受けたＳＤＲＡＭ制御部７２は、ＣＰＵ３１による命令内容に従って、ＳＤＲＡＭ３３を制御するための各種制御信号及びアドレス信号ａｄｒを生成し、ＳＤＲＡＭ３３へ出力する。そして、この制御信号及びアドレス信号ａｄｒを受けたＳＤＲＡＭ３３は、制御信号に基づいてコマンドの解釈を行い、コマンドの内容及び指定されたアドレス信号ａｄｒに基づいてデータの読み出し（又は書き込み）を行う。

ここで、ＳＤＲＡＭ３３の動作について概略説明する。ＳＤＲＡＭ３３には、上記のようにＳＤＲＡＭ制御部７２から各種制御信号が入力されるが、具体的には、チップセレクト信号（ｃｓ＃）、ローアドレスストローブ信号（ｒａｓ＃）、カラムアドレスストローブ信号（ｃａｓ＃）、及びライトイネーブル信号（ｗｅ＃）が制御信号として用いられる。即ち、ＳＤＲＡＭ制御部７２は、これら各制御信号ｃｓ＃、ｒａｓ＃、ｃａｓ＃、及びｗｅ＃の組み合わせによってＳＤＲＡＭ３３に対するコマンド（本発明の制御コマンド）を指定するよう構成されている。

そして、コマンド指定によって、ＳＤＲＡＭ３３に対する動作モード、バースト長（ＢＬ）、ＣＡＳレイテンシー（ＣＬ）などを設定することができる。バースト長とは、バースト動作時におけるデータの連続出力（入力）ワード数を指定するものであり、ＣＡＳレイテンシーとは、リードコマンド入力時からデータの読み出しが始まるまでのクロックサイクル数である。

ＳＤＲＡＭ３３は、基準クロック供給ラインＬｃ３からの基準クロックｃｌｋの立ち上がり時に各制御信号ｃｓ＃、ｒａｓ＃、ｃａｓ＃、及びｗｅ＃をラッチして、コマンドを解釈するよう構成されている。代表的なコマンドとしては、例えば、ｃｓ＃とｒａｓ＃が共にLow レベルでｃａｓ＃とｗｅ＃が共にHighレベルのときのアクティブコマンド、ｃｓ＃とｃａｓ＃が共にLow レベルで他が共にHighレベルのときのリードコマンド、ｃｓ＃とｃａｓ＃とｗｅ＃が共にLow レベルでｒａｓ＃がHighレベルのときのライトコマンド、ｃｓ＃とｒａｓ＃とｗｅ＃が共にLow レベルでｃａｓ＃がHighレベルのときのプリチャージコマンド、各制御信号ｃｓ＃、ｒａｓ＃、ｃａｓ＃、及びｗｅ＃が全てLow レベルのときのモードレジスタ設定コマンドなどが挙げられる。そして、上記のバースト長ＢＬ及びＣＡＳレイテンシーＣＬは、モードレジスタ設定コマンド出力時にアドレス信号ａｄｒを所定の論理レベルにすることで設定される。その他にも種々のコマンドがあるが、上記各コマンドを含め、いずれもＳＤＲＡＭの制御において用いられる周知のものであるため、ここではその詳細説明を省略する。

このようにＳＤＲＡＭ３３に対してコマンド（各種制御信号）を出力するＳＤＲＡＭ制御部７２は、より詳細には、第１信号生成回路７３と、第２信号生成回路７４と、アドレス制御回路７５と、データ制御回路７６とにより構成される。

第１信号生成回路７３は、ＣＰＵ３１からの命令に従ってＳＤＲＡＭ３３へコマンドを出力する際にｃｓ＃を出力するものである。ｃｓ＃は、コマンドの出力期間（有効期間）を決定する信号であって、アクティブ状態（Low レベル）のときに他の３つの制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃が有効となり、結果としてコマンドが有効となる。

第２信号生成回路７４は、ＣＰＵ３１からの命令に従ってＳＤＲＡＭ３３へコマンドを出力する際に、上記４種類の制御信号のうちｒａｓ＃，ｃａｓ＃，ｗｅ＃の３種類を出力するものである。即ち、ｃｓ＃は本発明の出力期間設定信号に相当し、ｒａｓ＃，ｃａｓ＃，ｗｅ＃はいずれも本発明の制御設定信号に相当する。

アドレス制御回路７５は、ＣＰＵ３１からの命令に従ってＳＤＲＡＭ３３へコマンドを出力する際にそのコマンドに対応した有効アドレス（本発明のコマンド対応アドレス信号）を出力するものであり、ＳＤＲＡＭ３３におけるデータの読み出し又は書き込み対象のアドレスを出力する。データ制御回路７６は、ＣＰＵ３１からの命令に従ってＳＤＲＡＭ３３へのデータ出力を制御したり、ＳＤＲＡＭ３３からの入力データを制御したりするものである。

そして本実施形態では、ＳＤＲＡＭ制御部７２を構成する上記各回路７３〜７６のうち、ｃｓ＃を出力する第１信号生成回路７３及びＳＤＲＡＭ３３に読み書きされるデータの制御を行うデータ制御回路７６は、いずれも基準クロックｃｌｋに同期して動作する。一方、ｒａｓ＃，ｃａｓ＃，ｗｅ＃を出力する第２信号生成回路７４及びアドレス信号ａｄｒを出力するアドレス制御回路７５は、いずれも変調クロックＳ−ｃｌｋに同期して動作する。

更に本実施形態では、ＳＤＲＡＭ３３へコマンドを出力する際に、そのコマンドにおいてアクティブ状態となる制御信号のうちｃｓ＃以外のものを、ｃｓ＃に先立ってアクティブ状態とし、且つ、ｃｓ＃がアクティブ状態からネガティブ状態になった後に、再びネガティブ状態に戻すようにしている。つまり、そのコマンドにおいてアクティブ状態となる制御信号のうち、ｃｓ＃以外の制御信号がアクティブ状態となる期間を、ｃｓ＃のアクティブ状態期間より長くなるようにしているのである。例えばライトコマンドの場合、アクティブ状態となるのは、ｃｓ＃以外ではｃａｓ＃とｗｅ＃の二つである。そのため、ライトコマンドを出力する際は、ｃｓ＃をアクティブ状態にするよりも先にｃａｓ＃とｗｅ＃をアクティブ状態にし、ネガティブ状態に戻すのも、ｃａｓ＃とｗｅ＃はｃｓ＃より後にするのである。

また、アドレス信号ａｄｒについても同様に、ＳＤＲＡＭ３３へコマンドを出力する際、そのコマンドに対応した有効アドレスをｃｓ＃に先立って出力し、且つ、ｃｓ＃がアクティブ状態からネガティブ状態になった後に、その有効アドレスの出力を停止するようにしている。

次に、上記構成のＳＤＲＡＭ制御システムにおけるＳＤＲＡＭ３３の具体的制御例について、図５に基づいて説明する。図５は、ＳＤＲＡＭ３３に対してデータの書き込みを行うライト動作時の制御例を示すタイムチャートである。図５に示すライト動作は、バースト長ＢＬ＝４とした場合を示している。

図示の如く、ＳＤＲＡＭ制御部７２は、ＳＤＲＡＭ３３へアクティブコマンドを出力するようＣＰＵ３１から命令されると、ｃｓ＃及びｒａｓ＃をアクティブ（Low レベル）とする。この場合、両者を同時にアクティブ状態とするのではなく、ｃｓ＃をアクティブ状態にするタイミングｔ１より前のタイミングｔ０でｒａｓ＃をアクティブ状態にする。本実施形態では、基準クロックｃｌｋの約１クロック分先にアクティブ状態としている。アドレス信号ａｄｒも同様であり、ｒａｓ＃をアクティブ状態にするのと同時に、有効アドレス（ここでは有効ローアドレス）の出力を開始する。

そして、タイミングｔ１でｃｓ＃がアクティブ状態になった後のタイミングｔ２で基準クロックｃｌｋが立ち上がると、ＳＤＲＡＭ３３ではその立ち上がりタイミングで各制御信号及び有効ローアドレスがラッチされる。そして、そのラッチした各信号に基づいてコマンドの解釈が行われ、アクティブコマンドであることを認識することになる。

ｃｓ＃は、基準クロックｃｌｋの約１クロック分の期間だけアクティブ状態を保持した後、再びネガティブ状態になるが（タイミングｔ３）、ｒａｓ＃のアクティブ状態及び有効ローアドレスの出力はタイミングｔ４まで継続される。

一方、アクティブコマンドの出力後は所定期間おいてライトコマンドが出力される。ライトコマンドは、ｃｓ＃，ｃａｓ＃，ｗｅ＃をアクティブ状態とすることにより設定されるコマンドであるが、このライトコマンドについても、上記アクティブコマンドと同様、ｃｓ＃をアクティブ状態にするタイミングｔ５より前のタイミング（本実施形態では上記タイミングｔ４）で、ｃａｓ＃及びｗｅ＃をアクティブ状態にする。アドレス信号ａｄｒについても同様であり、ｃａｓ＃及びｗｅ＃をアクティブ状態にするのと同時に、有効アドレス（ここでは有効カラムアドレス）の出力を開始する。

そして、タイミングｔ５でｃｓ＃がアクティブ状態になった後のタイミングｔ６で基準クロックｃｌｋが立ち上がると、ＳＤＲＡＭ３３ではその立ち上がりタイミングで各制御信号及び有効カラムアドレスがラッチされる。そして、そのラッチした各信号に基づいてコマンドの解釈が行われ、ライトコマンドであることを認識することになる。

また、ｃｓ＃がアクティブ状態となるタイミングｔ５では、データ制御回路７６から、ＳＤＲＡＭ３３へ書き込むべきデータの出力が開始される。そのため、タイミングｔ６ではそのデータ（Ｄａｔａ０）もラッチされることになり、ＳＤＲＡＭ３３は、入力されたライトコマンドに従ってそのＤａｔａ０を書き込む。このときの書き込み先アドレスは、タイミングｔ２でラッチした有効ローアドレスとタイミングｔ６でラッチした有効カラムアドレスとにより決定される。

その後、ｃｓ＃はタイミングｔ７にて再びネガティブ状態になるが、本実施形態では既述の通りバースト長ＢＬ＝４に設定されているため、以後、ＳＤＲＡＭ３３では基準クロックｃｌｋに同期して残り３つのデータが順次ラッチされる。具体的には、タイミングｔ８でＤａｔａ１がラッチされ、タイミングｔ１０でＤａｔａ２がラッチされ、タイミングｔ１１でＤａｔａ３がラッチされる。

また、ｃａｓ＃及びｗｅ＃については、タイミングｔ７でｃｓ＃がネガティブ状態になった後も引き続きアクティブ状態を保持し、タイミングｔ９にてネガティブ状態となる。
そして本実施形態では、図示したライト動作全体におけるタイミングｔ０，ｔ４，及びｔ９は一定ではなく、所定の範囲で変動している。これは、アドレス信号ａｄｒを出力するアドレス制御回路７５と、ｒａｓ＃，ｃａｓ＃，ｗｅ＃の３種類の制御信号を出力する第２信号生成回路７４とが、既述の通りいずれも変調クロックＳ−ｃｌｋに同期して動作するからである。

つまり、本実施形態では、アクティブコマンドにおける有効ローアドレスの出力期間及びライトコマンドにおける有効カラムアドレスの出力期間をいずれも、それぞれのコマンドにおけるｃｓ＃のアクティブ期間より長くすると共に、各アドレスの出力タイミングを変調クロックＳ−ｃｌｋに同期して行うようにしている。

また、ｒａｓ＃，ｃａｓ＃，ｗｅ＃についても同様であり、例えばアクティブコマンドの場合、ｃｓ＃をアクティブ状態にする前にアクティブ状態とし（ｔ０）、ｃｓ＃をネガティブ状態とした後にネガティブ状態としており（ｔ４）、しかもそのアクティブ状態への移行及びネガティブ状態への移行は変調クロックＳ−ｃｌｋに同期して行うようにしている。

次に、図６は、ＳＤＲＡＭ３３からデータの読み出しを行うリード動作時の制御例を示すタイムチャートであり、本例では、バースト長ＢＬ＝４、ＣＡＳレイテンシーＣＬ＝２とした場合を示している。

図示の如く、リード動作における各コマンドの出力タイミングは、基本的には図５で説明したライト動作と同じである。即ち、まずアクティブコマンドにおける各制御信号ｃｓ＃，ｒａｓ＃，ｃａｓ＃，ｗｅ＃の出力タイミング、及び有効ローアドレスの出力タイミングは、図５のアクティブコマンドと全く同じである（ｔ０〜ｔ４）。

また、リードコマンドについても、そのコマンドの仕様上、ｗｅ＃がアクティブ状態にならないことを除けば、ｃｓ＃がアクティブ状態から再びネガティブ状態に戻るまでの動作は図５のライトコマンドと同じである（ｔ４〜ｔ７）。そして、リード動作の場合、タイミングｔ６にてリードコマンドがラッチされた後、２クロック分経過後のタイミングｔ１０から、読み出し対象のデータが順次読み出される。これは、ＣＡＳレイテンシーＣＬを２に設定していることによるものであり、タイミングｔ１０以降、Ｄａｔａ０〜Ｄａｔａ３が１クロック毎に順次読み出される。

そして、タイミングｔ４で出力開始された有効カラムアドレス、及び同じくタイミングｔ４でアクティブ状態となったｃａｓ＃はいずれも、タイミングｔ１２までの間は状態を保持し続け、タイミングｔ１２にて、有効カラムアドレスの出力が停止されると共に、ｃａｓ＃もネガティブ状態に戻る。

以上詳述した本実施形態のプリンタ１０によれば、メモリ制御信号発生回路６１がＳＤＲＡＭ３３へ各種コマンドを出力する際、３つの制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃のうちそのコマンドでアクティブ状態となる信号について、そのアクティブ状態期間をｃｓ＃のアクティブ状態期間より長くしており、且つ、そのコマンドに対応した有効アドレス（有効ローアドレス，有効カラムアドレス）の出力期間もｃｓ＃のアクティブ状態期間より長くしている。そのため、各制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃及びアドレス信号ａｄｒの周波数が低くなり、これら各信号に起因して生じる不要輻射ノイズが低減されたプリンタ１０の提供が可能となる。

しかも、有効アドレスの出力期間及び各制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃のアクティブ状態期間を単にｃｓ＃のアクティブ状態期間より長くするのではなく、ｃｓ＃がアクティブ状態となるのに先立って、有効アドレス出力を開始すると共に制御信号をアクティブ状態としており、その有効アドレスの出力停止タイミング及びアクティブ状態の制御信号をネガティブ状態に戻すタイミングは、ｃｓ＃がネガティブ状態に戻って所定期間（例えば図５のアクティブコマンドではｔ３〜ｔ４の約１クロック分）経過した後にしている。そのため、コマンドに対応した有効アドレス及び各制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃のセットアップ時間及びホールド時間を十分に確保することができ、信頼性の高いメモリ制御装置の提供、延いては信頼性の高いプリンタ１０の提供が可能となる。

また、本実施形態のＳＤＲＡＭ３３はＤＬＬ回路を備えているため、ＳＤＲＡＭ３３に変調クロックＳ−ｃｌｋを供給して動作させるのは困難である。そのため、従来のようにＳＤＲＡＭ３３への供給クロックを変調クロックＳ−ｃｌｋとすることにより低ノイズ化を図ることは困難である。しかしながら本実施形態では、アドレス信号ａｄｒ及び制御信号ｒａｓ＃、ｃａｓ＃、ｗｅ＃の不要輻射ノイズ低減が図られているため、プリンタ１０全体として不要輻射ノイズの低減が実現されている。

更に、ＳＤＲＡＭ３３ではデータ読み書き時のバースト長ＢＬを設定することができるため、ＢＬが長いほど、制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃のアクティブ状態期間及び有効アドレスの出力期間を長くすることができ、不要輻射ノイズの低減効果をより高めることができる。

また、本実施形態のプリンタ１０はカラー画像データに基づくカラー画像形成が可能に構成されたカラープリンタであるため、ＳＤＲＡＭ３３は大容量のものとなって、必然的にアドレス信号や各種制御信号用の配線長（本数）も多くなるが、上記説明した本実施形態のＳＤＲＡＭ３３の制御方法により、不要輻射ノイズの低減を図りつつ、大容量のカラー画像データを精度良く制御でき、高精度の印字（カラー画像印刷）結果を得ることが可能となる。

ここで、本実施形態の構成要素と本発明の構成要素の対応関係を明らかにする。本実施形態において、発振器３５は本発明の基準クロック生成手段に相当し、ＳＳＣＧ６２は本発明のクロック変調手段に相当し、ＤＬＬ回路８２，８３はいずれも本発明のクロック位相調整手段に相当し、メモリ制御信号発生回路６１は本発明のメモリ制御手段に相当し、そのうち第１信号生成回路７３と第２信号生成回路７４とにより本発明の制御コマンド出力手段が構成され、アドレス制御回路７５は本発明のアドレス信号出力手段に相当する。

また、例えば図５においてアクティブコマンドを構成するｒａｓ＃やライトコマンドを構成するｃａｓ＃，ｗｅ＃などのような、各コマンドにおいてアクティブ状態となる制御信号（但しｃｓ＃は除く）が、本発明の拡幅制御設定信号に相当する。

尚、本発明の実施の形態は、上記実施形態に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。
例えば、コマンド出力の際に、ｃｓ＃のアクティブ期間に対して他の制御信号ｒａｓ＃，ｃａｓ＃，ｗｅ＃のアクティブ状態期間及び有効アドレスの出力期間をどのように設定するかは、そのコマンド前後の他のコマンドと干渉しない範囲内であって、且つ、少なくともｃｓ＃のアクティブ期間中には有効アドレスの出力及びそのコマンドでアクティブ状態とすべき制御信号のアクティブ状態を継続する限り、任意に決めることができる。

また、上記実施形態では、第２信号生成回路７４及びアドレス制御回路７５をいずれも変調クロックＳ−ｃｌｋに同期して動作するものとして説明したが、変調クロックＳ−ｃｌｋではなく基準クロックｃｌｋに同期して動作させるようにしてもよく、その場合も不要輻射ノイズの低減効果は得られる。但し、不要輻射ノイズの低減効果を高めるためには、上記各回路７４，７５を変調クロックＳ−ｃｌｋに同期して動作させる方がより好ましい。

また、上記実施形態では、同期式メモリとしてＳＤＲＡＭ３３を例に挙げたが、ＳＤＲＡＭに限らず例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）やＲａｍｂｕｓ（登録商標）仕様のＲ−ＤＲＡＭなどの種々の同期式ＤＲＡＭに適用できる。また、ＤＲＡＭだけでなく、様々な同期式メモリに対して適用することも可能である。例えば、キャッシュメモリなどで利用される同期式ＳＲＡＭ（ＳＳＲＡＭ）や、同期式ＲＯＭ（ＳＲＯＭ）などが挙げられる。

本実施形態のプリンタ全体の概略構成を示す説明図である。 本実施形態のネットワーク印刷システムの概略構成を示す説明図である。 メイン基板における各部品の実装状態の概略を示す説明図である。 本実施形態のプリンタにおけるＳＤＲＡＭ制御システムの概略構成を示す説明図である。 ライト動作時の制御例を示すタイムチャートである。 リード動作時の制御例を示すタイムチャートである。 ＳＤＲＡＭにおけるクロックとアドレス信号及び制御信号との関係を説明するためのタイムチャートである。

符号の説明

１…感光体ベルト、１…順次感光体ベルト、２…帯電器、３…レーザ書込ユニット、３…残り、５…第一現像器、６…第二現像器、７…第三現像器、８…第四現像器、９…中間転写ベルト、１０…プリンタ、１２…用紙トレイ、１４，１５…搬送ローラ、１６…転写ローラ、１７…定着器、３０…メイン基板、３１…ＣＰＵ、３２…ＲＯＭ、３３…ＲＡＭ（ＳＤＲＡＭ）、３３ａ，３３ｂ…ＳＤＲＡＭモジュール、３４…ＡＳＩＣ、３５…発振器、３６…ＭＡＣチップ、３７…ネットワークＩ／Ｆ、３８…ＵＳＢ端子、４０…パソコン、５１…印字部、５２…操作部、５３…表示部、５６…ＣＰＵコア、５７…メモリＩ／Ｆ回路、５８…ＰＬＬ回路、６１…メモリ制御信号発生回路、６２…スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）、７１…ＣＰＵ命令解析部、７２…ＳＤＲＡＭ制御部、７３…第１信号生成回路、７４…第２信号生成回路、７５…アドレス制御回路、７６…データ制御回路、８１，８６…メモリ部、８２，８７…ＤＬＬ回路、Ｌ１…ネットワーク伝送線、Ｌｃ１，Ｌｃ２，Ｌｃ３…基準クロック供給ライン

Claims (13)

1. 所定周波数の基準クロックを生成する基準クロック生成手段と、
   該基準クロック生成手段が生成した基準クロックに同期して動作し、該基準クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って、制御コマンドとアドレス信号の出力及び該同期式メモリに記憶されたデータの読み出しを行うメモリ制御手段と、
   を備えたメモリ制御装置であって、
   前記メモリ制御手段は、
   前記制御コマンドを出力する制御コマンド出力手段と、
   前記アドレス信号を出力するアドレス信号出力手段と、
   を備え、
   前記アドレス信号出力手段は、前記制御コマンド出力手段が制御コマンドを出力する際に該制御コマンドに対応したアドレス信号であるコマンド対応アドレス信号を出力する場合、少なくとも該制御コマンドの出力期間を含み該出力期間より長い期間、該コマンド対応アドレス信号を出力する
   ことを特徴とするメモリ制御装置。
2. 請求項１記載のメモリ制御装置であって、
   前記アドレス信号出力手段は、前記コマンド対応アドレス信号を出力する際、対応する前記制御コマンドより先にその出力を開始し、該制御コマンドの出力終了後、所定期間経過後にその出力を停止する
   ことを特徴とするメモリ制御装置。
3. 請求項２記載のメモリ制御装置であって、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段を備え、
   前記アドレス信号出力手段は、前記クロック変調手段から出力された変調クロックに同期して前記コマンド対応アドレス信号の出力を行う
   ことを特徴とするメモリ制御装置。
4. 請求項１〜３のいずれかに記載のメモリ制御装置であって、
   前記制御コマンドは、該制御コマンドの出力期間を決定付けるものであってアクティブ状態のときに該制御コマンドが有効となる出力期間設定信号と、前記同期式メモリに対する制御内容を設定するための複数の制御設定信号とにより構成され、該複数の制御設定信号の組み合わせに応じて前記制御内容が設定されるものであり、
   前記制御コマンド出力手段は、前記制御コマンドを出力する際、該制御コマンドを構成する複数の制御設定信号であって該制御コマンドにおいてアクティブ状態をとる信号のうち、少なくとも一つを拡幅制御設定信号として、該拡幅制御設定信号のアクティブ状態期間を、前記出力期間設定信号のアクティブ状態期間より長くする
   ことを特徴とするメモリ制御装置。
5. 請求項４記載のメモリ制御装置であって、
   前記制御コマンド出力手段は、前記制御コマンドを出力する際、前記出力期間設定信号をアクティブ状態にする前に前記拡幅制御設定信号をアクティブ状態にし、該出力期間設定信号をアクティブ状態から再びネガティブ状態にした後、所定期間経過後に該拡幅制御設定信号をネガティブ状態にする
   ことを特徴とするメモリ制御装置。
6. 請求項５記載のメモリ制御装置であって、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段を備え、
   前記制御コマンド出力手段は、前記クロック変調手段から出力された変調クロックに同期して前記拡幅制御設定信号の出力を行う
   ことを特徴とするメモリ制御装置。
7. 請求項１〜６のいずれかに記載のメモリ制御装置であって、
   前記同期式メモリは、記憶されているデータが前記メモリ制御手段により読み出される際の該データの出力が前記基準クロック生成手段からの基準クロックに同期して行われるよう、入力された前記基準クロックの位相を調整するクロック位相調整手段を備えている
   ことを特徴とするメモリ制御装置。
8. 請求項１〜７のいずれかに記載のメモリ制御装置であって、
   前記同期式メモリは、前記メモリ制御手段からのデータ読み出し要求を示す一つの前記制御コマンドに対し、複数ワードのデータを該メモリ制御手段へ出力するよう構成されている
   ことを特徴とするメモリ制御装置。
9. 請求項１〜８のいずれかに記載のメモリ制御装置であって、
   前記同期式メモリは同期式ＲＡＭであり、
   前記メモリ制御手段は、ＣＰＵからの指示に従って前記同期式ＲＡＭに対するデータの書き込み及び読み出しを行う
   ことを特徴とするメモリ制御装置。
10. 請求項９記載のメモリ制御装置であって、
    前記同期式メモリは同期式ＤＲＡＭであることを特徴とするメモリ制御装置。
11. 請求項９又は１０記載のメモリ制御装置であって、
    前記同期式メモリは、前記メモリ制御手段からのデータ書き込み要求を示す一つの前記制御コマンドに対し、複数ワードのデータを書き込むよう構成されている
    ことを特徴とするメモリ制御装置。
12. 請求項９〜１１のいずれかに記載のメモリ制御装置と、
    外部から画像データを入力するための入力手段と、
    少なくとも前記画像データが、前記メモリ制御手段によって書き込まれる前記同期式メモリと、
    前記同期式メモリに書き込まれた画像データに基づく画像を印字媒体に印字する印字手段と、
    を備えたことを特徴とする画像形成装置。
13. 前記画像データはカラー画像データであることを特徴とする請求項１２記載の画像形成装置。

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