JPH07200767A - メモリカード - Google Patents
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- JPH07200767A JPH07200767A JP5336030A JP33603093A JPH07200767A JP H07200767 A JPH07200767 A JP H07200767A JP 5336030 A JP5336030 A JP 5336030A JP 33603093 A JP33603093 A JP 33603093A JP H07200767 A JPH07200767 A JP H07200767A
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Abstract
(57)【要約】
【目的】 データの読み出しおよび書き込みに保護機能
を設けたメモリカードを提供する。 【構成】 メモリへのアクセスを行うにはタイマ６への
所定のデータのダミー書き込みを行う必要があり、デコ
ーダ４の入力側の各制御信号がダミー書き込みの状態に
ありその出力１３がＬレベルにあり、データバス１２を
介してダミー書き込みにより書き込まれるデータの所定
のビット１４がＨレベルになった時にＡＮＤゲート回路
５の出力によりタイマ６が始動し、所定の動作時間の
間、動作状態となる。タイマ６は動作状態の間は出力１
６がＨレベルとなり、この間だけ、カードイネーブル信
号８がＬレベルであればＮＡＮＤゲート回路３の出力で
あるチップイネーブル信号９がＬレベルになりメモリ２
へのアクセスが可能となる。
を設けたメモリカードを提供する。 【構成】 メモリへのアクセスを行うにはタイマ６への
所定のデータのダミー書き込みを行う必要があり、デコ
ーダ４の入力側の各制御信号がダミー書き込みの状態に
ありその出力１３がＬレベルにあり、データバス１２を
介してダミー書き込みにより書き込まれるデータの所定
のビット１４がＨレベルになった時にＡＮＤゲート回路
５の出力によりタイマ６が始動し、所定の動作時間の
間、動作状態となる。タイマ６は動作状態の間は出力１
６がＨレベルとなり、この間だけ、カードイネーブル信
号８がＬレベルであればＮＡＮＤゲート回路３の出力で
あるチップイネーブル信号９がＬレベルになりメモリ２
へのアクセスが可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、システム等に接続さ
れてメモリ媒体として使用されるメモリカード、特にそ
の保護機能に関するものである。
れてメモリ媒体として使用されるメモリカード、特にそ
の保護機能に関するものである。
【０００２】
【従来の技術】図２２はこの種のメモリカードと端末機
等のシステムとの関係を概略的に示すブロック図であ
る。システム３００はバス３０７に、データ処理および
各部の制御を行うＣＰＵ３０１、プログラム等の格納さ
れている不揮発性メモリ部であるＲＯＭ３０２、データ
を一時的に記憶させておく揮発性メモリ部であるＲＡＭ
３０３、処理結果等の書き換えの必要なデータを記憶さ
せておく不揮発性メモリ部であるＥ2ＰＲＯＭ３０４、
各部に動作の開始・終了等の時間等の指示を行うタイマ
３０５等が接続され、ＣＰＵ３０１がＲＯＭ３０２等に
記憶されているプログラムに従ってデータ処理等を行う
ものである。メモリカード１００、２００(不揮発性メ
モリカード１００、揮発性メモリカード２００)は通
常、このシステム３００に着脱可能なメモリ媒体として
使用される。このメモリカード１００、２００は端末機
３００のコネクタ３０８に着脱可能に接続され、Ｉ／Ｏ
(入出力制御部)３０６を介してデータのやりとりを行
う。
等のシステムとの関係を概略的に示すブロック図であ
る。システム３００はバス３０７に、データ処理および
各部の制御を行うＣＰＵ３０１、プログラム等の格納さ
れている不揮発性メモリ部であるＲＯＭ３０２、データ
を一時的に記憶させておく揮発性メモリ部であるＲＡＭ
３０３、処理結果等の書き換えの必要なデータを記憶さ
せておく不揮発性メモリ部であるＥ2ＰＲＯＭ３０４、
各部に動作の開始・終了等の時間等の指示を行うタイマ
３０５等が接続され、ＣＰＵ３０１がＲＯＭ３０２等に
記憶されているプログラムに従ってデータ処理等を行う
ものである。メモリカード１００、２００(不揮発性メ
モリカード１００、揮発性メモリカード２００)は通
常、このシステム３００に着脱可能なメモリ媒体として
使用される。このメモリカード１００、２００は端末機
３００のコネクタ３０８に着脱可能に接続され、Ｉ／Ｏ
(入出力制御部)３０６を介してデータのやりとりを行
う。
【０００３】図２３は従来のこの種の、データの読み出
し専用の不揮発性メモリカードの構成を示すブロック図
である。図中、１００は不揮発性メモリカードで、１は
コネクタ、２は例えば１Ｍバイトの不揮発性半導体メモ
リ、７はアドレスバス(Ａ０〜Ａ１９)、８はカードイネ
ーブル信号線、１０は読み出し制御信号線、１２はデー
タバス(Ｄ０〜Ｄ７)、１７はプルアップ抵抗、１９は電
源線、２０はグランド線である。
し専用の不揮発性メモリカードの構成を示すブロック図
である。図中、１００は不揮発性メモリカードで、１は
コネクタ、２は例えば１Ｍバイトの不揮発性半導体メモ
リ、７はアドレスバス(Ａ０〜Ａ１９)、８はカードイネ
ーブル信号線、１０は読み出し制御信号線、１２はデー
タバス(Ｄ０〜Ｄ７)、１７はプルアップ抵抗、１９は電
源線、２０はグランド線である。
【０００４】次に動作について説明する。なお回路は負
論理回路で構成されている。また各信号線の信号は同一
の符号で示す。メモリカード１００は図２２に示すよう
にシステム３００に接続され、電源線１９とグランド線
２０に電源電圧が印加されて使用される。カードイネー
ブル信号８をＨレベルとするとカードは非動作状態とな
り、Ｌレベルとすると動作状態となり、このとき読み出
し制御信号１０をＬレベルとすると、データバス１２に
アドレスバス７で指定されたデータが読み出される。な
お、プルアップ抵抗１７は、カードイネーブル信号線８
がハイインピーダンス“Ｈｚ"状態の時にＨレベル固定
し、動作停止状態に維持するためのものである。
論理回路で構成されている。また各信号線の信号は同一
の符号で示す。メモリカード１００は図２２に示すよう
にシステム３００に接続され、電源線１９とグランド線
２０に電源電圧が印加されて使用される。カードイネー
ブル信号８をＨレベルとするとカードは非動作状態とな
り、Ｌレベルとすると動作状態となり、このとき読み出
し制御信号１０をＬレベルとすると、データバス１２に
アドレスバス７で指定されたデータが読み出される。な
お、プルアップ抵抗１７は、カードイネーブル信号線８
がハイインピーダンス“Ｈｚ"状態の時にＨレベル固定
し、動作停止状態に維持するためのものである。
【０００５】また図２４は従来の、データの書き込みも
可能な揮発性のメモリも含む揮発性メモリカードの構成
を示すブロック図である。図中、２００は揮発性メモリ
カードで、図２３の不揮発性メモリカード１００と異な
るところは、メモリ部分がデータの書き込みも可能な揮
発性半導体メモリ２ａになっているところである。従っ
て制御線として書き込み制御信号線１１が追加されてい
る。またさらに、カード２００がシステム３００に接続
されていない時に、メモリ２ａ内のデータを保持するた
めのデータバックアップ用の回路が設けられている。す
なわちメモリ２ａのデータは、電圧検知回路５０および
電源切り替え回路５１によって、システムから電源線１
９を介して電力の供給がない場合は、電池５２によって
バックアップされ、また電源線１９より電力の供給を受
けている場合には、電圧検知回路５０の出力５３により
電池５２からのバックアップが停止される。
可能な揮発性のメモリも含む揮発性メモリカードの構成
を示すブロック図である。図中、２００は揮発性メモリ
カードで、図２３の不揮発性メモリカード１００と異な
るところは、メモリ部分がデータの書き込みも可能な揮
発性半導体メモリ２ａになっているところである。従っ
て制御線として書き込み制御信号線１１が追加されてい
る。またさらに、カード２００がシステム３００に接続
されていない時に、メモリ２ａ内のデータを保持するた
めのデータバックアップ用の回路が設けられている。す
なわちメモリ２ａのデータは、電圧検知回路５０および
電源切り替え回路５１によって、システムから電源線１
９を介して電力の供給がない場合は、電池５２によって
バックアップされ、また電源線１９より電力の供給を受
けている場合には、電圧検知回路５０の出力５３により
電池５２からのバックアップが停止される。
【０００６】次に動作について説明する。図２３の不揮
発性メモリカード１００と同様に、システム３００に接
続され、電源線１９とグランド線２０に電源電圧が印加
されて使用される。カードイネーブル信号８をＨレベル
とするとカードは非動作状態となり、Ｌレベルとすると
動作状態となる。そして動作状態にある時に、読み出し
制御信号１０をＬレベル、書き込み制御信号１１をＨレ
ベルとすると、データバス１２にアドレスバス７で指定
されたデータが読み出される。反対に、読み出し制御信
号１０をＨレベル、書き込み制御信号１１をＬレベル
し、デーダおよびアドレスを供給すると、メモリ２ａ内
のアドレスバス７で指定されたアドレスにデータバス１
２から供給されたデータが書き込まれる。
発性メモリカード１００と同様に、システム３００に接
続され、電源線１９とグランド線２０に電源電圧が印加
されて使用される。カードイネーブル信号８をＨレベル
とするとカードは非動作状態となり、Ｌレベルとすると
動作状態となる。そして動作状態にある時に、読み出し
制御信号１０をＬレベル、書き込み制御信号１１をＨレ
ベルとすると、データバス１２にアドレスバス７で指定
されたデータが読み出される。反対に、読み出し制御信
号１０をＨレベル、書き込み制御信号１１をＬレベル
し、デーダおよびアドレスを供給すると、メモリ２ａ内
のアドレスバス７で指定されたアドレスにデータバス１
２から供給されたデータが書き込まれる。
【０００７】
【発明が解決しようとする課題】従来のメモリカードは
以上のように構成されていたが、半導体メモリ内に格納
されているデータやプログラムの読み出し或は書き込み
に関し何等、保護機能が設けられていなかった。従っ
て、半導体メモリの内容が簡単に外部システムへ読み出
されてしまったり、或は半導体メモリへデータが書き込
まれてしまっていた。従ってメモリカードに格納してあ
るデータを他人に不当にコピー(読み出し)されたり、或
はデータを書き変えられてしまうという問題点があっ
た。
以上のように構成されていたが、半導体メモリ内に格納
されているデータやプログラムの読み出し或は書き込み
に関し何等、保護機能が設けられていなかった。従っ
て、半導体メモリの内容が簡単に外部システムへ読み出
されてしまったり、或は半導体メモリへデータが書き込
まれてしまっていた。従ってメモリカードに格納してあ
るデータを他人に不当にコピー(読み出し)されたり、或
はデータを書き変えられてしまうという問題点があっ
た。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、特定の手段によってのみデータ
の読み出し或は読み出しおよび書き込み(メモリへのア
クセス)が可能となる、保護機能を設けたメモリカード
を得ることを目的としている。
ためになされたもので、特定の手段によってのみデータ
の読み出し或は読み出しおよび書き込み(メモリへのア
クセス)が可能となる、保護機能を設けたメモリカード
を得ることを目的としている。
【０００９】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、データを記憶するメモリ手段と、
このメモリ手段を制御するための外部からの各種制御信
号、データおよびアドレスの上記メモリ手段への入出力
を行う入出力手段と、所定のデータがダミー書き込みさ
れた時に動作状態にされてカウントを開始し、予め設定
された所定時間が経過すると動作停止状態に戻るタイマ
を含み、このタイマが動作停止状態の間は、上記メモリ
手段への上記制御信号およびアドレスのいずれかを無効
の状態にして上記メモリ手段へのアクセスを不可能にす
るデータ保護手段と、上記タイマへの上記ダミー書き込
みを行うためのダミー書き込み手段と、を備えたメモリ
カードにある。
発明の第１の発明は、データを記憶するメモリ手段と、
このメモリ手段を制御するための外部からの各種制御信
号、データおよびアドレスの上記メモリ手段への入出力
を行う入出力手段と、所定のデータがダミー書き込みさ
れた時に動作状態にされてカウントを開始し、予め設定
された所定時間が経過すると動作停止状態に戻るタイマ
を含み、このタイマが動作停止状態の間は、上記メモリ
手段への上記制御信号およびアドレスのいずれかを無効
の状態にして上記メモリ手段へのアクセスを不可能にす
るデータ保護手段と、上記タイマへの上記ダミー書き込
みを行うためのダミー書き込み手段と、を備えたメモリ
カードにある。
【００１０】この発明の第２の発明は、上記データ保護
手段が、動作状態にあるか否かを示す出力を発生する上
記タイマと、上記入出力手段の制御信号およびアドレス
が上記タイマへのデータのダミー書き込みの状態にある
ことを検出するデコーダと、このデコーダの出力と上記
データの所定の１ビットを入力とし、それぞれ所定の値
の時に上記タイマを始動させる信号を発生するゲート回
路と、上記入出力手段の制御信号およびアドレスの少な
くとも１つに設けられ、上記タイマからの出力に従っ
て、上記タイマが動作停止状態の間は入出力手段の該信
号を無効にするゲート回路とを含み、上記ダミー書き込
み手段が、上記デコーダに接続される書き込み制御信号
および上記タイマへのダミー書き込み用の追加されたア
ドレスビットを含む、請求項１のメモリカードにある。
手段が、動作状態にあるか否かを示す出力を発生する上
記タイマと、上記入出力手段の制御信号およびアドレス
が上記タイマへのデータのダミー書き込みの状態にある
ことを検出するデコーダと、このデコーダの出力と上記
データの所定の１ビットを入力とし、それぞれ所定の値
の時に上記タイマを始動させる信号を発生するゲート回
路と、上記入出力手段の制御信号およびアドレスの少な
くとも１つに設けられ、上記タイマからの出力に従っ
て、上記タイマが動作停止状態の間は入出力手段の該信
号を無効にするゲート回路とを含み、上記ダミー書き込
み手段が、上記デコーダに接続される書き込み制御信号
および上記タイマへのダミー書き込み用の追加されたア
ドレスビットを含む、請求項１のメモリカードにある。
【００１１】この発明の第３の発明は、電源投入時に上
記データ保護手段のタイマを動作状態にして、データ保
護機能が設けられていなかのように見せかける保護機能
カモフラージュ手段をさらに備えた請求項１のメモリカ
ードにある。
記データ保護手段のタイマを動作状態にして、データ保
護機能が設けられていなかのように見せかける保護機能
カモフラージュ手段をさらに備えた請求項１のメモリカ
ードにある。
【００１２】この発明の第４の発明は、上記データ保護
手段が、動作状態にあるか否かを示す出力を発生する上
記タイマと、上記入出力手段の制御信号およびアドレス
が上記タイマへのデータのダミー書き込みの状態にある
ことを検出するデコーダと、ダミー書き込みされたデー
タが予め定められた所定のデータであることを判断する
データ判定用デコーダと、このデータ判定用デコーダと
上記デコーダの出力を入力とし、それぞれが所定の値の
時に上記タイマを始動させる信号を発生するゲート回路
と、上記入出力手段の制御信号およびアドレスの少なく
とも１つに設けられ、上記タイマからの出力に従って、
上記タイマが動作停止状態の間は入出力手段の該信号を
無効にするゲート回路とを含み、上記ダミー書き込み手
段が、上記デコーダに接続される書き込み制御信号およ
び上記タイマへのダミー書き込み用の追加されたアドレ
スビットを含む、請求項１のメモリカードにある。
手段が、動作状態にあるか否かを示す出力を発生する上
記タイマと、上記入出力手段の制御信号およびアドレス
が上記タイマへのデータのダミー書き込みの状態にある
ことを検出するデコーダと、ダミー書き込みされたデー
タが予め定められた所定のデータであることを判断する
データ判定用デコーダと、このデータ判定用デコーダと
上記デコーダの出力を入力とし、それぞれが所定の値の
時に上記タイマを始動させる信号を発生するゲート回路
と、上記入出力手段の制御信号およびアドレスの少なく
とも１つに設けられ、上記タイマからの出力に従って、
上記タイマが動作停止状態の間は入出力手段の該信号を
無効にするゲート回路とを含み、上記ダミー書き込み手
段が、上記デコーダに接続される書き込み制御信号およ
び上記タイマへのダミー書き込み用の追加されたアドレ
スビットを含む、請求項１のメモリカードにある。
【００１３】この発明の第５の発明は、上記データ保護
手段のタイマの設定時間を外部から変更するためのタイ
マ設定時間変更手段をさらに備えた請求項１のメモリカ
ードにある。
手段のタイマの設定時間を外部から変更するためのタイ
マ設定時間変更手段をさらに備えた請求項１のメモリカ
ードにある。
【００１４】この発明の第６の発明は、上記各手段を１
チップ内に構成した請求項１のメモリカードにある。
チップ内に構成した請求項１のメモリカードにある。
【００１５】
【作用】この発明の第１の発明のメモリカードでは、タ
イマが動作停止状態にある期間は、メモリ手段への制御
信号を外部からの信号とは無関係に、メモリ手段へのア
クセスを不可能な状態とし、タイマに対して所定のデー
タのダミー書き込みが行われるとタイマが動作状態にな
り、設定された一定の期間は、外部からの制御信号を有
効とし、メモリへのアクセスを可能にするデータ保護手
段を設けた。これにより、タイマに対して所定のデータ
のダミー書き込みをしないと、メモリへはアクセスでき
ず、さらにメモリへ連続してアクセスす続ける場合に
は、通常の動作の中に、タイマに設定された動作時間よ
り短い周期で、上記ダミー書き込みの動作を入れていく
必要がある。
イマが動作停止状態にある期間は、メモリ手段への制御
信号を外部からの信号とは無関係に、メモリ手段へのア
クセスを不可能な状態とし、タイマに対して所定のデー
タのダミー書き込みが行われるとタイマが動作状態にな
り、設定された一定の期間は、外部からの制御信号を有
効とし、メモリへのアクセスを可能にするデータ保護手
段を設けた。これにより、タイマに対して所定のデータ
のダミー書き込みをしないと、メモリへはアクセスでき
ず、さらにメモリへ連続してアクセスす続ける場合に
は、通常の動作の中に、タイマに設定された動作時間よ
り短い周期で、上記ダミー書き込みの動作を入れていく
必要がある。
【００１６】この発明の第２の発明のメモリカードで
は、データ保護手段を、動作状態にあるか否かを示す出
力を発生するタイマと、制御信号およびアドレスがタイ
マへのデータのダミー書き込みの状態にあることを検出
するデコーダと、このデコーダの出力とダミー書き込み
されたデータの所定の１ビットを入力とし、それぞれ所
定の値の時にタイマを始動させる信号を発生するゲート
回路と、制御信号およびアドレスの少なくとも１つに設
けられ、タイマからの出力に従って、タイマが動作停止
状態の間は該制御信号或はアドレスを無効にするゲート
回路とで構成し、ダミー書き込みの際に書き込まれるデ
ータをＨレベルかＬレベルかの１ビットのデータとし
た。
は、データ保護手段を、動作状態にあるか否かを示す出
力を発生するタイマと、制御信号およびアドレスがタイ
マへのデータのダミー書き込みの状態にあることを検出
するデコーダと、このデコーダの出力とダミー書き込み
されたデータの所定の１ビットを入力とし、それぞれ所
定の値の時にタイマを始動させる信号を発生するゲート
回路と、制御信号およびアドレスの少なくとも１つに設
けられ、タイマからの出力に従って、タイマが動作停止
状態の間は該制御信号或はアドレスを無効にするゲート
回路とで構成し、ダミー書き込みの際に書き込まれるデ
ータをＨレベルかＬレベルかの１ビットのデータとし
た。
【００１７】この発明の第３の発明のメモリカードで
は、電源投入時にデータ保護手段のタイマを動作状態に
して、データ保護機能が設けられていなかのように見せ
かける保護機能カモフラージュをさらに設け、使用者を
困惑させることでさらなるデータの保護効果を得るよう
にした。
は、電源投入時にデータ保護手段のタイマを動作状態に
して、データ保護機能が設けられていなかのように見せ
かける保護機能カモフラージュをさらに設け、使用者を
困惑させることでさらなるデータの保護効果を得るよう
にした。
【００１８】この発明の第４の発明のメモリカードで
は、上記データ保護手段を、動作状態にあるか否かを示
す出力を発生するタイマと、制御信号およびアドレスが
タイマへのデータのダミー書き込みの状態にあることを
検出するデコーダと、ダミー書き込みされたデータが予
め定められた所定のデータであることを判断するデータ
判定用デコーダと、このデータ判定用デコーダと上記デ
コーダの出力を入力とし、それぞれが所定の値の時にタ
イマを始動させる信号を発生するゲート回路と、制御信
号およびアドレスの少なくとも１つに設けられ、タイマ
からの出力に従って、タイマが動作停止状態の間は制御
信号およびアドレスの該信号を無効にするゲート回路と
で構成し、ダミー書き込みの際に書き込まれるデータを
複数のビットからなるデータとし、さらに高度なデータ
保護を構築した。
は、上記データ保護手段を、動作状態にあるか否かを示
す出力を発生するタイマと、制御信号およびアドレスが
タイマへのデータのダミー書き込みの状態にあることを
検出するデコーダと、ダミー書き込みされたデータが予
め定められた所定のデータであることを判断するデータ
判定用デコーダと、このデータ判定用デコーダと上記デ
コーダの出力を入力とし、それぞれが所定の値の時にタ
イマを始動させる信号を発生するゲート回路と、制御信
号およびアドレスの少なくとも１つに設けられ、タイマ
からの出力に従って、タイマが動作停止状態の間は制御
信号およびアドレスの該信号を無効にするゲート回路と
で構成し、ダミー書き込みの際に書き込まれるデータを
複数のビットからなるデータとし、さらに高度なデータ
保護を構築した。
【００１９】この発明の第５の発明のメモリカードで
は、データ保護手段のタイマの設定時間を外部から変更
するためのタイマ設定時間変更手段をさらに設け、タイ
マの動作時間を選択できるようにした。
は、データ保護手段のタイマの設定時間を外部から変更
するためのタイマ設定時間変更手段をさらに設け、タイ
マの動作時間を選択できるようにした。
【００２０】この発明の第６の発明のメモリカードで
は、回路部分を１チップで構成し、データ保護機能を外
部から解析するのをより難しくした。
は、回路部分を１チップで構成し、データ保護機能を外
部から解析するのをより難しくした。
【００２１】
【実施例】以下この発明の実施例をデータ読み出し専用
の不揮発性メモリカードおよび書き込みも可能な揮発性
メモリカードのそれぞれについて図に従って説明する。 実施例１．図１はこの発明の第１の実施例の不揮発性メ
モリカードの構成を示すブロック図である。図１におい
て、図中、１０１は不揮発性メモリカード、１はコネク
タ、２は１Ｍバイトの不揮発性半導体メモリ、３はＮＡ
ＮＤゲート回路、４はデコーダ、５はＡＮＤゲート回
路、６はタイマ、１７はプルアップ抵抗、１９は電源
線、２０はグランド線である。７はアドレスバス(Ａ０
〜Ａ２０)であってそのうちの下位アドレス線群(Ａ０〜
Ａ１９)が不揮発性半導体メモリ２に接続され、上位の
アドレス線(Ａ２０)１８はデコーダ４に接続されてい
る。８はカードイネーブル信号線であってＮＡＮＤゲー
ト回路３およびデコーダ４の制御入力に接続されてい
る。１０は読み出し制御信号線であって不揮発性半導体
メモリ２ａに接続される。１１は書き込み制御信号線で
あってデコーダ４の制御入力に接続されている。なおこ
の書き込み制御信号１１は後で詳細に説明するように、
タイマ６を始動させるための所定のデータをダミー書き
込みするために使用されるものである。１２はデータバ
ス(Ｄ０〜Ｄ７)であって不揮発性半導体メモリ２に接続
され、そのうちの１本(Ｄ０)は信号線１４としてＡＮＤ
ゲート回路５に接続されている。ＡＮＤゲート回路５の
もう一方の入力端子にはデコーダ４の出力１３が接続さ
れており、さらにこのＡＮＤゲート回路５の出力線は信
号線１５としてタイマ６の制御入力となっている。タイ
マ６の出力線１６は、ＮＡＮＤゲート回路３の入力とな
っており、従って不揮発性半導体メモリ２を動作状態に
するためのチップイネーブル信号線９の信号は、信号１
６と信号８の組み合わせとして決定される。
の不揮発性メモリカードおよび書き込みも可能な揮発性
メモリカードのそれぞれについて図に従って説明する。 実施例１．図１はこの発明の第１の実施例の不揮発性メ
モリカードの構成を示すブロック図である。図１におい
て、図中、１０１は不揮発性メモリカード、１はコネク
タ、２は１Ｍバイトの不揮発性半導体メモリ、３はＮＡ
ＮＤゲート回路、４はデコーダ、５はＡＮＤゲート回
路、６はタイマ、１７はプルアップ抵抗、１９は電源
線、２０はグランド線である。７はアドレスバス(Ａ０
〜Ａ２０)であってそのうちの下位アドレス線群(Ａ０〜
Ａ１９)が不揮発性半導体メモリ２に接続され、上位の
アドレス線(Ａ２０)１８はデコーダ４に接続されてい
る。８はカードイネーブル信号線であってＮＡＮＤゲー
ト回路３およびデコーダ４の制御入力に接続されてい
る。１０は読み出し制御信号線であって不揮発性半導体
メモリ２ａに接続される。１１は書き込み制御信号線で
あってデコーダ４の制御入力に接続されている。なおこ
の書き込み制御信号１１は後で詳細に説明するように、
タイマ６を始動させるための所定のデータをダミー書き
込みするために使用されるものである。１２はデータバ
ス(Ｄ０〜Ｄ７)であって不揮発性半導体メモリ２に接続
され、そのうちの１本(Ｄ０)は信号線１４としてＡＮＤ
ゲート回路５に接続されている。ＡＮＤゲート回路５の
もう一方の入力端子にはデコーダ４の出力１３が接続さ
れており、さらにこのＡＮＤゲート回路５の出力線は信
号線１５としてタイマ６の制御入力となっている。タイ
マ６の出力線１６は、ＮＡＮＤゲート回路３の入力とな
っており、従って不揮発性半導体メモリ２を動作状態に
するためのチップイネーブル信号線９の信号は、信号１
６と信号８の組み合わせとして決定される。
【００２２】また図２はこの発明の第１の実施例の揮発
性メモリカードの構成を示すブロック図である。図２の
揮発性メモリカード２０１において、図１の不揮発性メ
モリカード１０１と異なるところはまず、メモリ部分が
データの書き込みも可能な揮発性半導体メモリ２ａで構
成されていることである。また、通常はこのメモリ２ａ
に接続されている書き込み制御信号線１１が、タイマ６
を動作させるためのダミー書き込みのためにデコーダ４
にも接続されていることである。さらに電圧検知回路５
０、電源切り替え回路５１および電池５２からなるデー
タバックアップ用の回路が設けられていることである。
性メモリカードの構成を示すブロック図である。図２の
揮発性メモリカード２０１において、図１の不揮発性メ
モリカード１０１と異なるところはまず、メモリ部分が
データの書き込みも可能な揮発性半導体メモリ２ａで構
成されていることである。また、通常はこのメモリ２ａ
に接続されている書き込み制御信号線１１が、タイマ６
を動作させるためのダミー書き込みのためにデコーダ４
にも接続されていることである。さらに電圧検知回路５
０、電源切り替え回路５１および電池５２からなるデー
タバックアップ用の回路が設けられていることである。
【００２３】図１および図２のデコーダ４は、カードイ
ネーブル信号８および書き込み制御信号１１がＬレベ
ル、上位アドレス(２０Ａ)１８がＨレベルの時にＬレベ
ルの出力信号１３を出力するデコーダ回路であり、例え
ば、カードイネーブル信号８および書き込み制御信号１
１をそれぞれインバータを介して入力し、上位アドレス
(２０Ａ)１８はそのまま入力する３入力のＮＡＮＤゲー
ト回路(共に図示せず)からなる。
ネーブル信号８および書き込み制御信号１１がＬレベ
ル、上位アドレス(２０Ａ)１８がＨレベルの時にＬレベ
ルの出力信号１３を出力するデコーダ回路であり、例え
ば、カードイネーブル信号８および書き込み制御信号１
１をそれぞれインバータを介して入力し、上位アドレス
(２０Ａ)１８はそのまま入力する３入力のＮＡＮＤゲー
ト回路(共に図示せず)からなる。
【００２４】またタイマ６は、入力信号１５がＨレベル
になった時に出力信号１６をＨレベルにしてカウントを
開始し、予め設定された時間が経過した時に出力信号１
６をＬレベルに戻すようなタイマであればよい。図３に
はこのタイマ６の一実施例を示す回路図を示した。図３
の回路について簡単に説明すると、６００はＤ型フリッ
プフロップで例えばＬＳ７４からなる。６０１および６
０２は単安定マルチバイブレータで例えばＬＳ１２１か
らなる。６０３、６０６および６１１はインバータであ
る。６０４はプリセット機能付バイナリカウンタで例え
ばＬＳ１６１からなる。６０５はタイマの設定時間を決
める時間設定部であり、抵抗群によって形成されてい
る。
になった時に出力信号１６をＨレベルにしてカウントを
開始し、予め設定された時間が経過した時に出力信号１
６をＬレベルに戻すようなタイマであればよい。図３に
はこのタイマ６の一実施例を示す回路図を示した。図３
の回路について簡単に説明すると、６００はＤ型フリッ
プフロップで例えばＬＳ７４からなる。６０１および６
０２は単安定マルチバイブレータで例えばＬＳ１２１か
らなる。６０３、６０６および６１１はインバータであ
る。６０４はプリセット機能付バイナリカウンタで例え
ばＬＳ１６１からなる。６０５はタイマの設定時間を決
める時間設定部であり、抵抗群によって形成されてい
る。
【００２５】次に図３のタイマ６の動作について説明す
る。入力信号１５がＬレベルからＨレベルになるとイン
バータ６１１の出力６０７はＨレベルになり、出力６０
８はＬレベルになる。(１)信号６１０はＨレベルであっ
たので出力６０８の立ち下がりでマルチバイブレータ６
０１が動作を始め、出力６０９に正のパルスが出力され
る。(２)次に出力６０９の立ち下がりでマルチバイブレ
ータ６０２が動作を始め、出力６１０に負のパルスが出
力される。上記(１)および(２)の動作は繰り返され、４
ビットのバイナリカウンタ６０４へのクロック入力とな
る。バイナリカウンタ６０４へは、入力信号１５がＨレ
ベルの時に時間設定部６０５の抵抗群により初期値(０
０００ｂ)が設定されており、上記クロック入力によっ
てカウントアップされる。カウントが(１１１１ｂ)に達
すると出力６１３がＨレベルとなり、これがインバータ
６０６で反転されてＬレベルの信号６１４が出力され
る。Ｄ型フリップフロップ６００の出力１６は、入力信
号１５の立ち上がりでＨレベルとなっていたが、Ｌレベ
ルの入力信号６１４によりＬレベルとなる。
る。入力信号１５がＬレベルからＨレベルになるとイン
バータ６１１の出力６０７はＨレベルになり、出力６０
８はＬレベルになる。(１)信号６１０はＨレベルであっ
たので出力６０８の立ち下がりでマルチバイブレータ６
０１が動作を始め、出力６０９に正のパルスが出力され
る。(２)次に出力６０９の立ち下がりでマルチバイブレ
ータ６０２が動作を始め、出力６１０に負のパルスが出
力される。上記(１)および(２)の動作は繰り返され、４
ビットのバイナリカウンタ６０４へのクロック入力とな
る。バイナリカウンタ６０４へは、入力信号１５がＨレ
ベルの時に時間設定部６０５の抵抗群により初期値(０
０００ｂ)が設定されており、上記クロック入力によっ
てカウントアップされる。カウントが(１１１１ｂ)に達
すると出力６１３がＨレベルとなり、これがインバータ
６０６で反転されてＬレベルの信号６１４が出力され
る。Ｄ型フリップフロップ６００の出力１６は、入力信
号１５の立ち上がりでＨレベルとなっていたが、Ｌレベ
ルの入力信号６１４によりＬレベルとなる。
【００２６】次に、図１のデータの読み出し専用の不揮
発性メモリカード１０１の動作について説明する。なお
回路は負論理回路で構成されている。また、信号線とそ
の信号は同一符号で示す。メモリカード１０１がコネク
タ１を介して図２２に示すようにシステム３００に接続
され、電源電圧が印加されたとき、タイマ６は非動作状
態であり、従ってその出力１６はＬレベルであってカー
ドイネーブル信号８の入力レベルに関わらずＮＡＮＤゲ
ート回路３の出力であるチップイネーブル信号９はＨレ
ベルであるので不揮発性半導体メモリ２も非動作状態と
なるので、メモリカード１０１のデータを読み出すこと
はできない。
発性メモリカード１０１の動作について説明する。なお
回路は負論理回路で構成されている。また、信号線とそ
の信号は同一符号で示す。メモリカード１０１がコネク
タ１を介して図２２に示すようにシステム３００に接続
され、電源電圧が印加されたとき、タイマ６は非動作状
態であり、従ってその出力１６はＬレベルであってカー
ドイネーブル信号８の入力レベルに関わらずＮＡＮＤゲ
ート回路３の出力であるチップイネーブル信号９はＨレ
ベルであるので不揮発性半導体メモリ２も非動作状態と
なるので、メモリカード１０１のデータを読み出すこと
はできない。
【００２７】このメモリカード１０１からデータを読み
出す場合には、タイマ６を始動させるためのタイマ６へ
のダミー書き込みを行う必要がある。そこで、タイマ６
にダミー書き込みを行うために、アドレスバス１２に上
位アドレス(２０Ａ)１８がＨレベルとなるアドレス(１
ＦＦＦＦＦｈ)を入力し、カードイネーブル信号８をＬ
レベル、読み出し制御信号１０をＨレベル、書き込み制
御信号線１１をＬレベルとし、タイマ６にデータバス１
２を介して所定のデータの書き込みを行う。デコーダ４
は、上位アドレス(２０Ａ)１８、カードイネーブル信号
８および書き込み制御信号線１１がそれぞれ上記のレベ
ルにありダミー書き込みの状態にあると選択状態にな
り、出力１３をＬレベルにする。ここで、データの最下
位ビットがＨレベルとなるデータ、例えば(０１ｈ)をデ
ータバス１２を介してダミー書き込みすると、信号(Ｄ
０)１４がＨレベルになり、ＡＮＤゲート回路５の出力
１５がＨレベルになり、タイマ６を始動させる。タイマ
６が動作している期間は、出力１６がＨレベルであるの
で、カードイネーブル信号８をＬレベル、読み出し制御
信号１０をＬレベルとすると、メモリ２ａ内のアドレス
(Ａ０〜Ａ１９)７で指定されたアドレスのデータがデー
タバス１２を介して出力される。タイマ６は予め設定さ
れた所定の時間をカウントするとその出力１６をＬレベ
ルに戻すので、再び、メモリ２のデータが読み出せない
状態に戻る。
出す場合には、タイマ６を始動させるためのタイマ６へ
のダミー書き込みを行う必要がある。そこで、タイマ６
にダミー書き込みを行うために、アドレスバス１２に上
位アドレス(２０Ａ)１８がＨレベルとなるアドレス(１
ＦＦＦＦＦｈ)を入力し、カードイネーブル信号８をＬ
レベル、読み出し制御信号１０をＨレベル、書き込み制
御信号線１１をＬレベルとし、タイマ６にデータバス１
２を介して所定のデータの書き込みを行う。デコーダ４
は、上位アドレス(２０Ａ)１８、カードイネーブル信号
８および書き込み制御信号線１１がそれぞれ上記のレベ
ルにありダミー書き込みの状態にあると選択状態にな
り、出力１３をＬレベルにする。ここで、データの最下
位ビットがＨレベルとなるデータ、例えば(０１ｈ)をデ
ータバス１２を介してダミー書き込みすると、信号(Ｄ
０)１４がＨレベルになり、ＡＮＤゲート回路５の出力
１５がＨレベルになり、タイマ６を始動させる。タイマ
６が動作している期間は、出力１６がＨレベルであるの
で、カードイネーブル信号８をＬレベル、読み出し制御
信号１０をＬレベルとすると、メモリ２ａ内のアドレス
(Ａ０〜Ａ１９)７で指定されたアドレスのデータがデー
タバス１２を介して出力される。タイマ６は予め設定さ
れた所定の時間をカウントするとその出力１６をＬレベ
ルに戻すので、再び、メモリ２のデータが読み出せない
状態に戻る。
【００２８】このようにメモリカード１０１からデータ
の読み出しを行うには、タイマ６に対して所定のデータ
を書き込むダミーの書き込みを行う必要があり、連続し
てデータの読み出しを行うには、タイマ６に設定された
時間より短い周期でタイマ６へのダミー書き込みを行う
必要がある。従ってこれを知らない使用者には、メモリ
カード１０１からのデータの読み出しができず、格納さ
れたプログラムやデータの不当なコピー等の防止が実現
できる。
の読み出しを行うには、タイマ６に対して所定のデータ
を書き込むダミーの書き込みを行う必要があり、連続し
てデータの読み出しを行うには、タイマ６に設定された
時間より短い周期でタイマ６へのダミー書き込みを行う
必要がある。従ってこれを知らない使用者には、メモリ
カード１０１からのデータの読み出しができず、格納さ
れたプログラムやデータの不当なコピー等の防止が実現
できる。
【００２９】次に図２のデータの書き込みも可能な揮発
性メモリカード２０１の動作について説明する。基本的
な動作は図１の不揮発性メモリカード１０１と同じであ
り、この揮発性メモリカード２０１へのデータの書き込
み或は読み出しを行う場合には、タイマ６を始動させる
ためのタイマ６へのダミー書き込みを行う必要がある。
そしてタイマ６が動作状態にあり、その出力１６がＨレ
ベルにある時に、カードイネーブル信号８をＬレベル、
読み出し制御信号１０をＬレベルとすると、メモリ２ａ
内のアドレス(Ａ０〜Ａ１９)７で指定されたアドレスの
データをデータバス１２を介して読み出すことができ
る。また、読み出し制御信号１０をＨレベル、書き込み
制御信号１１をＬレベルにすると、メモリ２ａ内のアド
レス(Ａ０〜Ａ１９)７で指定するアドレスにデータバス
１２を介して入力したデータを書き込むことが可能とな
る。
性メモリカード２０１の動作について説明する。基本的
な動作は図１の不揮発性メモリカード１０１と同じであ
り、この揮発性メモリカード２０１へのデータの書き込
み或は読み出しを行う場合には、タイマ６を始動させる
ためのタイマ６へのダミー書き込みを行う必要がある。
そしてタイマ６が動作状態にあり、その出力１６がＨレ
ベルにある時に、カードイネーブル信号８をＬレベル、
読み出し制御信号１０をＬレベルとすると、メモリ２ａ
内のアドレス(Ａ０〜Ａ１９)７で指定されたアドレスの
データをデータバス１２を介して読み出すことができ
る。また、読み出し制御信号１０をＨレベル、書き込み
制御信号１１をＬレベルにすると、メモリ２ａ内のアド
レス(Ａ０〜Ａ１９)７で指定するアドレスにデータバス
１２を介して入力したデータを書き込むことが可能とな
る。
【００３０】このようにメモリカード２０１へのデータ
の書き込み或は読み出しを行うには、タイマ６に対して
所定のデータを書き込むダミーの書き込みを行う必要が
あり、連続してデータの書き込み或は読み出しを行うに
は、タイマ６に設定された時間より短い周期でタイマ６
へのダミー書き込みを行う必要がある。従ってこれを知
らない使用者には、メモリカード２０１へのデータの書
き込み或は読み出しができず、格納されたプログラムや
データの不当なコピーや改竄等の防止が実現できる。
の書き込み或は読み出しを行うには、タイマ６に対して
所定のデータを書き込むダミーの書き込みを行う必要が
あり、連続してデータの書き込み或は読み出しを行うに
は、タイマ６に設定された時間より短い周期でタイマ６
へのダミー書き込みを行う必要がある。従ってこれを知
らない使用者には、メモリカード２０１へのデータの書
き込み或は読み出しができず、格納されたプログラムや
データの不当なコピーや改竄等の防止が実現できる。
【００３１】なお、図１および図２の各メモリカード１
０１、１０２において、メモリ手段は、不揮発性半導体
メモリ２、或は５０〜５３のバックアップ回路を備えた
揮発性半導体メモリ２ａからなる。入出力手段は、下位
アドレスバス(Ａ０〜Ａ１９)、カードイネーブル信号線
８、チップイネーブル信号線９、読み出し制御信号線１
０、書き込み制御信号線１１(揮発性メモリカードの場
合のみ)およびデータバス１２からなる。データ保護手
段は、デコーダ４、タイマ６、ＡＮＤゲート回路５およ
びＮＡＮＤゲート回路３からなる。ダミー書き込み手段
は、書き込み制御信号線１１および上位アドレス(Ａ２
０)１８からなる。
０１、１０２において、メモリ手段は、不揮発性半導体
メモリ２、或は５０〜５３のバックアップ回路を備えた
揮発性半導体メモリ２ａからなる。入出力手段は、下位
アドレスバス(Ａ０〜Ａ１９)、カードイネーブル信号線
８、チップイネーブル信号線９、読み出し制御信号線１
０、書き込み制御信号線１１(揮発性メモリカードの場
合のみ)およびデータバス１２からなる。データ保護手
段は、デコーダ４、タイマ６、ＡＮＤゲート回路５およ
びＮＡＮＤゲート回路３からなる。ダミー書き込み手段
は、書き込み制御信号線１１および上位アドレス(Ａ２
０)１８からなる。
【００３２】実施例２．図４はこの発明の第２の実施例
の不揮発性メモリカードの構成を示すブロック図、図５
は同揮発性メモリカードの構成を示すブロック図であ
る。これらの図４のメモリカード１０２および図５のメ
モリカード２０２では、それぞれ図示のように、ＯＲゲ
ート回路２１、コンデンサ２２および抵抗２３からなる
保護機能カモフラージュ手段を設けることにより、電源
印加時の信号２４のレベルを一瞬Ｈレベルとし、その信
号をＯＲゲート回路２１を介してタイマ６に信号２５と
して伝達することにより、信号１５のレベルに関わりな
くタイマ６を動作状態(ただし、動作期間は、メモリ２
或は２ａの内容全体が読み出せない時間に設定する)、
すなわちメモリ２或は２ａのデータの読み出し或は読み
出しおよび書き込みを可能に設定したものである。
の不揮発性メモリカードの構成を示すブロック図、図５
は同揮発性メモリカードの構成を示すブロック図であ
る。これらの図４のメモリカード１０２および図５のメ
モリカード２０２では、それぞれ図示のように、ＯＲゲ
ート回路２１、コンデンサ２２および抵抗２３からなる
保護機能カモフラージュ手段を設けることにより、電源
印加時の信号２４のレベルを一瞬Ｈレベルとし、その信
号をＯＲゲート回路２１を介してタイマ６に信号２５と
して伝達することにより、信号１５のレベルに関わりな
くタイマ６を動作状態(ただし、動作期間は、メモリ２
或は２ａの内容全体が読み出せない時間に設定する)、
すなわちメモリ２或は２ａのデータの読み出し或は読み
出しおよび書き込みを可能に設定したものである。
【００３３】すなわち、メモリカード１０２或は２０２
をシステムに接続し電源が印加された状態では外部から
はデータの読み出し、或は書き込みおよび読み出しが可
能に見えるようにすることで、メモリカードにデータ保
護機能が設けられていることを外部から分からないよう
にしている。これによりタイマ６の最初の設定期間の間
はデータへのアクセスが可能であるが、設定期間が経過
してタイマ６が動作停止状態になると、それ以後は上述
したタイマ６への所定データのダミー書き込みを行わな
いと、データへのアクセスはできない。これにより例え
ば、メモリカード内のプログラムやデータを不当にコピ
ーしようとする使用者は、データ保護機能の存在が分か
らずに困惑され、不当なコピー等の防止により効果的で
ある。
をシステムに接続し電源が印加された状態では外部から
はデータの読み出し、或は書き込みおよび読み出しが可
能に見えるようにすることで、メモリカードにデータ保
護機能が設けられていることを外部から分からないよう
にしている。これによりタイマ６の最初の設定期間の間
はデータへのアクセスが可能であるが、設定期間が経過
してタイマ６が動作停止状態になると、それ以後は上述
したタイマ６への所定データのダミー書き込みを行わな
いと、データへのアクセスはできない。これにより例え
ば、メモリカード内のプログラムやデータを不当にコピ
ーしようとする使用者は、データ保護機能の存在が分か
らずに困惑され、不当なコピー等の防止により効果的で
ある。
【００３４】実施例３．図６はこの発明の第３の実施例
の不揮発性メモリカードの構成を示すブロック図、図７
は同揮発性メモリカードの構成を示すブロック図であ
る。上記各実施例のメモリカードでは、下位アドレス
(Ａ０〜Ａ１９)にタイマ６に対するダミー書き込みを行
うために上位アドレス(２０Ａ)を追加していた。これは
システムからメモリカードを制御する際に、メモリ２或
は２ａとタイマ６を同様の制御空間に設けている。これ
に対して図６のメモリカード１０３および図７のメモリ
カード２０３では、それぞれ図に示すように、メモリ２
或は２ａとタイマ６をメモリ選択信号２６によって制御
される別の空間に置くようにした。すなわち、タイマ６
にダミー書き込みを行う場合には、メモリ選択信号２６
をＨレベルとし、またメモリ２或は２ａを選択する場合
にはＬレベルにする。これによりシステムからの制御が
より容易になるというさらなる効果が得られる。
の不揮発性メモリカードの構成を示すブロック図、図７
は同揮発性メモリカードの構成を示すブロック図であ
る。上記各実施例のメモリカードでは、下位アドレス
(Ａ０〜Ａ１９)にタイマ６に対するダミー書き込みを行
うために上位アドレス(２０Ａ)を追加していた。これは
システムからメモリカードを制御する際に、メモリ２或
は２ａとタイマ６を同様の制御空間に設けている。これ
に対して図６のメモリカード１０３および図７のメモリ
カード２０３では、それぞれ図に示すように、メモリ２
或は２ａとタイマ６をメモリ選択信号２６によって制御
される別の空間に置くようにした。すなわち、タイマ６
にダミー書き込みを行う場合には、メモリ選択信号２６
をＨレベルとし、またメモリ２或は２ａを選択する場合
にはＬレベルにする。これによりシステムからの制御が
より容易になるというさらなる効果が得られる。
【００３５】実施例４．図８はこの発明の第４の実施例
の不揮発性メモリカードの構成を示すブロック図、図９
は同揮発性メモリカードの構成を示すブロック図であ
る。上記各実施例では、タイマ６を動作させる際に書き
込まれるデータは、その最下位ビット(Ｄ０)だけが使用
されていたが、この実施例では例えば８ビットのデータ
の全てのビットを使用して比較を行うようにした。図８
のメモリカード１０４および図９のメモリカード２０４
では、それぞれ図に示すように、データ判定用デコーダ
２７を設け、タイマ６に対してダミー書き込みされる８
ビットのデータがこのデータ判定用デコーダ２７内に設
定されている所定のデータの時にのみ、タイマ６が動作
するようにした。
の不揮発性メモリカードの構成を示すブロック図、図９
は同揮発性メモリカードの構成を示すブロック図であ
る。上記各実施例では、タイマ６を動作させる際に書き
込まれるデータは、その最下位ビット(Ｄ０)だけが使用
されていたが、この実施例では例えば８ビットのデータ
の全てのビットを使用して比較を行うようにした。図８
のメモリカード１０４および図９のメモリカード２０４
では、それぞれ図に示すように、データ判定用デコーダ
２７を設け、タイマ６に対してダミー書き込みされる８
ビットのデータがこのデータ判定用デコーダ２７内に設
定されている所定のデータの時にのみ、タイマ６が動作
するようにした。
【００３６】図１０には上記データ判定用デコーダ２７
の一実施例の回路図を示した。図において、２７１およ
び２７２は４−１６デコーダであり、例えはＬＳ１５４
からなる。２７３はＮＡＮＤゲート回路である。ＬＳ１
５４からなる４−１６デコーダ２７１および２７２はそ
れぞれ，端子Ｇ1、Ｇ2に共にＬレベルの信号が入力され
ている時に、４ビットの入力信号Ａ〜Ｄに従って１６の
出力Ｙ0〜Ｙ15(うち１本を図示)のいずれか１つをＬレ
ベルにするデコーダである。出力Ｙ5を使用するデコー
ダ２７１は、入力Ａ〜Ｄが(０１０１ｂ)の時にＬレベル
の出力を発生する。また、出力Ｙ3を使用するデコーダ
２７２は、入力Ａ〜Ｄが(００１１ｂ)の時にＬレベルの
出力を発生する。従ってデータ判定用データ２７はデー
タバス１２より(０１０１００１１ｂ)の時に出力２８が
Ｌレベルになり、この時に同時にデコーダ４の出力信号
１３もＬレベルであればタイマ６を始動させることがで
きる。
の一実施例の回路図を示した。図において、２７１およ
び２７２は４−１６デコーダであり、例えはＬＳ１５４
からなる。２７３はＮＡＮＤゲート回路である。ＬＳ１
５４からなる４−１６デコーダ２７１および２７２はそ
れぞれ，端子Ｇ1、Ｇ2に共にＬレベルの信号が入力され
ている時に、４ビットの入力信号Ａ〜Ｄに従って１６の
出力Ｙ0〜Ｙ15(うち１本を図示)のいずれか１つをＬレ
ベルにするデコーダである。出力Ｙ5を使用するデコー
ダ２７１は、入力Ａ〜Ｄが(０１０１ｂ)の時にＬレベル
の出力を発生する。また、出力Ｙ3を使用するデコーダ
２７２は、入力Ａ〜Ｄが(００１１ｂ)の時にＬレベルの
出力を発生する。従ってデータ判定用データ２７はデー
タバス１２より(０１０１００１１ｂ)の時に出力２８が
Ｌレベルになり、この時に同時にデコーダ４の出力信号
１３もＬレベルであればタイマ６を始動させることがで
きる。
【００３７】このようにデータ判定用デコーダ２７を設
け、タイマ６を始動させるためのダミー書き込みされる
データを８ビットのデータとしたことでさらに、より高
度なデータ保護機能を構築できるという効果が得られ
る。
け、タイマ６を始動させるためのダミー書き込みされる
データを８ビットのデータとしたことでさらに、より高
度なデータ保護機能を構築できるという効果が得られ
る。
【００３８】実施例５．図１１はこの発明の第５の実施
例の不揮発性メモリカードの構成を示すブロック図、図
１２は同揮発性メモリカードの構成を示すブロック図で
ある。上記各実施例では、カードイネーブル信号線８に
ＮＡＮＤゲート回路３を設け、タイマ６が動作停止状態
の時、カードイネーブル信号８を無効にして半導体メモ
リのデータの読み出しや書き込みをできないようにして
いたが、この実施例では読み出し制御信号を無効にする
ことにより、データの保護を図った。
例の不揮発性メモリカードの構成を示すブロック図、図
１２は同揮発性メモリカードの構成を示すブロック図で
ある。上記各実施例では、カードイネーブル信号線８に
ＮＡＮＤゲート回路３を設け、タイマ６が動作停止状態
の時、カードイネーブル信号８を無効にして半導体メモ
リのデータの読み出しや書き込みをできないようにして
いたが、この実施例では読み出し制御信号を無効にする
ことにより、データの保護を図った。
【００３９】図１１の不揮発性メモリカード１０５で
は、読み出し制御信号線１０にタイマ６の出力信号１６
で制御されるＮＡＮＤゲート回路２９を設け、信号１６
がＬレベルの時は読み出し制御信号３０をＨレベルに
し、データの読み出しができないようにした。また図１
２の揮発性メモリカード２０５では、メモリ２ａへの書
き込み制御信号線１１および読み出し制御信号線１０に
タイマ６の出力信号１６で制御されるＮＡＮＤゲート回
路２９ａおよび２９ｂをそれぞれ設け、信号１６がＬレ
ベルの時は書き込み制御信号３０ａおよび読み出し制御
信号３０ｂを共にＨレベルにし、データの読み出しおよ
び書き込みができないようにした。このようにしても、
同様の効果が得られる。
は、読み出し制御信号線１０にタイマ６の出力信号１６
で制御されるＮＡＮＤゲート回路２９を設け、信号１６
がＬレベルの時は読み出し制御信号３０をＨレベルに
し、データの読み出しができないようにした。また図１
２の揮発性メモリカード２０５では、メモリ２ａへの書
き込み制御信号線１１および読み出し制御信号線１０に
タイマ６の出力信号１６で制御されるＮＡＮＤゲート回
路２９ａおよび２９ｂをそれぞれ設け、信号１６がＬレ
ベルの時は書き込み制御信号３０ａおよび読み出し制御
信号３０ｂを共にＨレベルにし、データの読み出しおよ
び書き込みができないようにした。このようにしても、
同様の効果が得られる。
【００４０】実施例６．図１３はこの発明の第６の実施
例の不揮発性メモリカードの構成を示すブロック図、図
１４は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６が動作停止状態の時に
下位アドレス(Ａ０〜Ａ１９)の最上位のアドレス(Ａ１
９)をＬレベルに固定することにより、例えばメモリ２
或は２ａのメモリマップ上の半分の部分を読み出し或は
読み出しと書き込みができないようにし、データの保護
を図った。
例の不揮発性メモリカードの構成を示すブロック図、図
１４は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６が動作停止状態の時に
下位アドレス(Ａ０〜Ａ１９)の最上位のアドレス(Ａ１
９)をＬレベルに固定することにより、例えばメモリ２
或は２ａのメモリマップ上の半分の部分を読み出し或は
読み出しと書き込みができないようにし、データの保護
を図った。
【００４１】図１３の不揮発性メモリカード１０６およ
び図１４の揮発性メモリカード２０６では共に、アドレ
ス線(Ａ１９)３１にタイマ６の出力信号１６で制御され
るＯＲゲート回路３２を設け、信号１６がＬレベルの時
はアドレス(Ａ１９)をＬレベルに固定し、メモリ２或は
２ａの半分の領域でのデータの読み出し或は読み出しお
よび書き込みができないようにした。なお、ＯＲゲート
回路３２を下位アドレス(Ａ０〜Ａ１９)のアドレス(Ａ
１９)以外のアドレス線に設けても、データの読み出し
或は読み出しおよび書き込みが禁止される領域が分散さ
れるだけで、同様の効果が得られる。このように、メモ
リ２或は２ａを部分的に読み出し或は読み出しおよび書
き込みを禁止することで、例えばメモリ内に格納されて
いるプログラムを部分的にしかコピーすることができ
ず、プログラムの不当な使用を防止できる。
び図１４の揮発性メモリカード２０６では共に、アドレ
ス線(Ａ１９)３１にタイマ６の出力信号１６で制御され
るＯＲゲート回路３２を設け、信号１６がＬレベルの時
はアドレス(Ａ１９)をＬレベルに固定し、メモリ２或は
２ａの半分の領域でのデータの読み出し或は読み出しお
よび書き込みができないようにした。なお、ＯＲゲート
回路３２を下位アドレス(Ａ０〜Ａ１９)のアドレス(Ａ
１９)以外のアドレス線に設けても、データの読み出し
或は読み出しおよび書き込みが禁止される領域が分散さ
れるだけで、同様の効果が得られる。このように、メモ
リ２或は２ａを部分的に読み出し或は読み出しおよび書
き込みを禁止することで、例えばメモリ内に格納されて
いるプログラムを部分的にしかコピーすることができ
ず、プログラムの不当な使用を防止できる。
【００４２】実施例７．図１５はこの発明の第７の実施
例の不揮発性メモリカードの構成を示すブロック図、図
１６は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６の設定時間を外部から
変更できるようにした。図１５の不揮発性メモリカード
１０７および図１６の揮発性メモリカード２０７では、
共にタイマ設定時間変更手段としてのラッチ回路３３を
設け、このラッチ回路３３にタイマ６の動作時間を動作
開始前に予め設定することによって、タイマ６の動作時
間すなわちタイマ６の設定時間を可変(無期限を含む)と
するようにした。タイマ６は図３に示しものと基本的に
同じである。但し、図３の抵抗群からなる時間設定部６
０５の部分がなくなり、この部分にラッチ回路３３の出
力３４が接続される。
例の不揮発性メモリカードの構成を示すブロック図、図
１６は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６の設定時間を外部から
変更できるようにした。図１５の不揮発性メモリカード
１０７および図１６の揮発性メモリカード２０７では、
共にタイマ設定時間変更手段としてのラッチ回路３３を
設け、このラッチ回路３３にタイマ６の動作時間を動作
開始前に予め設定することによって、タイマ６の動作時
間すなわちタイマ６の設定時間を可変(無期限を含む)と
するようにした。タイマ６は図３に示しものと基本的に
同じである。但し、図３の抵抗群からなる時間設定部６
０５の部分がなくなり、この部分にラッチ回路３３の出
力３４が接続される。
【００４３】図１７にはラッチ回路３３の一実施例の回
路図を示した。３３１は４ビットラッチであり、例えば
ＬＳ７７からなる。３３２はインバータである。デコー
ダ４の出力１３がＨレベルになった時に、この時にデー
タバス１２から入力されたデータの下位４ビットがラッ
チされて、この値に従ってタイマ６の動作時間が設定さ
れる。
路図を示した。３３１は４ビットラッチであり、例えば
ＬＳ７７からなる。３３２はインバータである。デコー
ダ４の出力１３がＨレベルになった時に、この時にデー
タバス１２から入力されたデータの下位４ビットがラッ
チされて、この値に従ってタイマ６の動作時間が設定さ
れる。
【００４４】このようにタイマ６の動作時間を外部から
設定できるようにしたことにより、使用状況および条件
に応じてタイマ６の動作時間を変更でき、データ保護機
能の適用範囲がより広いものとなり、ひいてはメモリカ
ードの適用範囲も広がる等の効果が得られる。
設定できるようにしたことにより、使用状況および条件
に応じてタイマ６の動作時間を変更でき、データ保護機
能の適用範囲がより広いものとなり、ひいてはメモリカ
ードの適用範囲も広がる等の効果が得られる。
【００４５】実施例８．図１８はこの発明の第８の実施
例の不揮発性メモリカードの構成を示すブロック図、図
１９は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６、デコーダ４およびメ
モリ２、２ａ等を含むメモリカード内の回路部分を１つ
の半導体チップ内に形成した。図１８の不揮発性メモリ
カード１０８では全ての回路部分を１つの半導体チップ
３５内に形成した１チップカードにしている。また図１
９の揮発性メモリカード２０８でも、符号５０〜５３の
部分からなるデータバックアップ回路部分以下の部分を
１つの半導体チップ３５内に形成している。このように
１チップ構造にすることにより、外部からデータ保護機
能を分析することがさらに難しくなり、より高いデータ
保護機能を有するメモリカードが得られる効果がある。
例の不揮発性メモリカードの構成を示すブロック図、図
１９は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６、デコーダ４およびメ
モリ２、２ａ等を含むメモリカード内の回路部分を１つ
の半導体チップ内に形成した。図１８の不揮発性メモリ
カード１０８では全ての回路部分を１つの半導体チップ
３５内に形成した１チップカードにしている。また図１
９の揮発性メモリカード２０８でも、符号５０〜５３の
部分からなるデータバックアップ回路部分以下の部分を
１つの半導体チップ３５内に形成している。このように
１チップ構造にすることにより、外部からデータ保護機
能を分析することがさらに難しくなり、より高いデータ
保護機能を有するメモリカードが得られる効果がある。
【００４６】実施例９．図２０はこの発明の第９の実施
例の不揮発性メモリカードの構成を示すブロック図、図
２１は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマをアナログ回路で構成し
た。図２０の不揮発性メモリカード１０９および図２１
の揮発性メモリカード２０９では共に、アナログ回路で
タイマ４５を構成している。タイマ４５は、逆流防止用
のダイオード３８、コンデンサ３９および抵抗４０で構
成され、コンデンサ３９の放電時間を利用している。３
６はデコーダ４の出力信号１３で制御されるスリーステ
ートバッファである。そしてデコーダ４の出力信号１３
がＬレベル、データバス１２の最下位ビット(Ｄ０)がＨ
レベルの時にコンデンサ３９が充電され、この充電され
た電荷が抵抗４０を介して放電される間、出力４１はＨ
レベルとなる。このような構造にしても同様の効果が得
られる。
例の不揮発性メモリカードの構成を示すブロック図、図
２１は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマをアナログ回路で構成し
た。図２０の不揮発性メモリカード１０９および図２１
の揮発性メモリカード２０９では共に、アナログ回路で
タイマ４５を構成している。タイマ４５は、逆流防止用
のダイオード３８、コンデンサ３９および抵抗４０で構
成され、コンデンサ３９の放電時間を利用している。３
６はデコーダ４の出力信号１３で制御されるスリーステ
ートバッファである。そしてデコーダ４の出力信号１３
がＬレベル、データバス１２の最下位ビット(Ｄ０)がＨ
レベルの時にコンデンサ３９が充電され、この充電され
た電荷が抵抗４０を介して放電される間、出力４１はＨ
レベルとなる。このような構造にしても同様の効果が得
られる。
【００４７】
【発明の効果】以上のようにこの発明の第１の発明のメ
モリカードでは、タイマが動作停止状態にある期間は、
メモリ手段への制御信号を外部からの信号とは無関係
に、メモリ手段へのアクセスを不可能な状態とし、タイ
マに対して所定のデータのダミー書き込みが行われると
タイマが動作状態になり、設定された一定の期間は、外
部からの制御信号を有効とし、メモリへのアクセスを可
能にするデータ保護手段を設けた。これにより、タイマ
に対して所定のデータのダミー書き込みをしないと、メ
モリへはアクセスできず、さらにメモリへ連続してアク
セスす続ける場合には、通常の動作の中に、タイマに設
定された動作時間より短い周期で、上記ダミー書き込み
の動作を入れていく必要がありる。従ってデータの保護
機能を備えた信頼性の高いメモリカードを提供できる効
果が得られる。
モリカードでは、タイマが動作停止状態にある期間は、
メモリ手段への制御信号を外部からの信号とは無関係
に、メモリ手段へのアクセスを不可能な状態とし、タイ
マに対して所定のデータのダミー書き込みが行われると
タイマが動作状態になり、設定された一定の期間は、外
部からの制御信号を有効とし、メモリへのアクセスを可
能にするデータ保護手段を設けた。これにより、タイマ
に対して所定のデータのダミー書き込みをしないと、メ
モリへはアクセスできず、さらにメモリへ連続してアク
セスす続ける場合には、通常の動作の中に、タイマに設
定された動作時間より短い周期で、上記ダミー書き込み
の動作を入れていく必要がありる。従ってデータの保護
機能を備えた信頼性の高いメモリカードを提供できる効
果が得られる。
【００４８】この発明の第２の発明のメモリカードで
は、データ保護手段を、動作状態にあるか否かを示す出
力を発生するタイマと、制御信号およびアドレスがタイ
マへのデータのダミー書き込みの状態にあることを検出
するデコーダと、このデコーダの出力とダミー書き込み
されたデータの所定の１ビットを入力とし、それぞれ所
定の値の時にタイマを始動させる信号を発生するゲート
回路と、制御信号およびアドレスの少なくとも１つに設
けられ、タイマからの出力に従って、タイマが動作停止
状態の間は該制御信号或はアドレスを無効にするゲート
回路とで構成し、ダミー書き込みの際に書き込まれるデ
ータをＨレベルかＬレベルかの１ビットのデータとし
た。従って比較的簡単な構造でデータの保護機能を実現
でき、かつ信頼性の高いメモリカードを提供できる効果
が得られる。
は、データ保護手段を、動作状態にあるか否かを示す出
力を発生するタイマと、制御信号およびアドレスがタイ
マへのデータのダミー書き込みの状態にあることを検出
するデコーダと、このデコーダの出力とダミー書き込み
されたデータの所定の１ビットを入力とし、それぞれ所
定の値の時にタイマを始動させる信号を発生するゲート
回路と、制御信号およびアドレスの少なくとも１つに設
けられ、タイマからの出力に従って、タイマが動作停止
状態の間は該制御信号或はアドレスを無効にするゲート
回路とで構成し、ダミー書き込みの際に書き込まれるデ
ータをＨレベルかＬレベルかの１ビットのデータとし
た。従って比較的簡単な構造でデータの保護機能を実現
でき、かつ信頼性の高いメモリカードを提供できる効果
が得られる。
【００４９】この発明の第３の発明のメモリカードで
は、電源投入時にデータ保護手段のタイマを動作状態に
して、データ保護機能が設けられていなかのように見せ
かける保護機能カモフラージュをさらに設けることによ
り、使用者を困惑させる、さらに高度なデータ保護機能
を備えたメモリカードを提供できる効果が得られる。
は、電源投入時にデータ保護手段のタイマを動作状態に
して、データ保護機能が設けられていなかのように見せ
かける保護機能カモフラージュをさらに設けることによ
り、使用者を困惑させる、さらに高度なデータ保護機能
を備えたメモリカードを提供できる効果が得られる。
【００５０】この発明の第４の発明のメモリカードで
は、データ保護手段を、動作状態にあるか否かを示す出
力を発生するタイマと、制御信号およびアドレスがタイ
マへのデータのダミー書き込みの状態にあることを検出
するデコーダと、ダミー書き込みされたデータが予め定
められた所定のデータであることを判断するデータ判定
用デコーダと、このデータ判定用デコーダと上記デコー
ダの出力を入力とし、それぞれが所定の値の時にタイマ
を始動させる信号を発生するゲート回路と、制御信号お
よびアドレスの少なくとも１つに設けられ、タイマから
の出力に従って、タイマが動作停止状態の間は制御信号
およびアドレスの該信号を無効にするゲート回路とで構
成し、ダミー書き込みの際に書き込まれるデータを複数
ビットからなるデータとした。従ってより高度なデータ
の保護機能を構築したより信頼性の高いメモリカードを
提供できる効果が得られる。
は、データ保護手段を、動作状態にあるか否かを示す出
力を発生するタイマと、制御信号およびアドレスがタイ
マへのデータのダミー書き込みの状態にあることを検出
するデコーダと、ダミー書き込みされたデータが予め定
められた所定のデータであることを判断するデータ判定
用デコーダと、このデータ判定用デコーダと上記デコー
ダの出力を入力とし、それぞれが所定の値の時にタイマ
を始動させる信号を発生するゲート回路と、制御信号お
よびアドレスの少なくとも１つに設けられ、タイマから
の出力に従って、タイマが動作停止状態の間は制御信号
およびアドレスの該信号を無効にするゲート回路とで構
成し、ダミー書き込みの際に書き込まれるデータを複数
ビットからなるデータとした。従ってより高度なデータ
の保護機能を構築したより信頼性の高いメモリカードを
提供できる効果が得られる。
【００５１】この発明の第５の発明のメモリカードで
は、データ保護手段のタイマの設定時間を外部から変更
するためのタイマ設定時間変更手段をさらに設け、タイ
マの動作時間を選択できるようにした。これによりタイ
マの動作時間に自由度を持たせた適応範囲の広い、かつ
信頼性の高いメモリカードを提供できる効果が得られ
る。
は、データ保護手段のタイマの設定時間を外部から変更
するためのタイマ設定時間変更手段をさらに設け、タイ
マの動作時間を選択できるようにした。これによりタイ
マの動作時間に自由度を持たせた適応範囲の広い、かつ
信頼性の高いメモリカードを提供できる効果が得られ
る。
【００５２】この発明の第６の発明のメモリカードで
は、回路部分を１チップで構成するようにした。これに
より、データ保護機能を外部から解析するのをより難し
くした、データ保護機能をより向上させた信頼性の高い
メモリカードを提供できる効果が得られる。
は、回路部分を１チップで構成するようにした。これに
より、データ保護機能を外部から解析するのをより難し
くした、データ保護機能をより向上させた信頼性の高い
メモリカードを提供できる効果が得られる。
【図１】この発明の第１の実施例による不揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図２】この発明の第１の実施例による揮発性メモリカ
ードの構成を示すブロック図である。
ードの構成を示すブロック図である。
【図３】図１および図２のタイマの一実施例を示す回路
図である。
図である。
【図４】この発明の第２の実施例による不揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図５】この発明の第２の実施例による揮発性メモリカ
ードの構成を示すブロック図である。
ードの構成を示すブロック図である。
【図６】この発明の第３の実施例による不揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図７】この発明の第３の実施例による揮発性メモリカ
ードの構成を示すブロック図である。
ードの構成を示すブロック図である。
【図８】この発明の第４の実施例による不揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図９】この発明の第４の実施例による揮発性メモリカ
ードの構成を示すブロック図である。
ードの構成を示すブロック図である。
【図１０】図８および図９のデータ判定用デコーダの一
実施例を示す回路図である。
実施例を示す回路図である。
【図１１】この発明の第５の実施例による不揮発性メモ
リカードの構成を示すブロック図である。
リカードの構成を示すブロック図である。
【図１２】この発明の第５の実施例による揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図１３】この発明の第６の実施例による不揮発性メモ
リカードの構成を示すブロック図である。
リカードの構成を示すブロック図である。
【図１４】この発明の第６の実施例による揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図１５】この発明の第７の実施例による不揮発性メモ
リカードの構成を示すブロック図である。
リカードの構成を示すブロック図である。
【図１６】この発明の第７の実施例による揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図１７】図１５および図１６のラッチ回路の一実施例
を示す回路図である。
を示す回路図である。
【図１８】この発明の第８の実施例による不揮発性メモ
リカードの構成を示すブロック図である。
リカードの構成を示すブロック図である。
【図１９】この発明の第８の実施例による揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図２０】この発明の第９の実施例による不揮発性メモ
リカードの構成を示すブロック図である。
リカードの構成を示すブロック図である。
【図２１】この発明の第９の実施例による揮発性メモリ
カードの構成を示すブロック図である。
カードの構成を示すブロック図である。
【図２２】メモリカードとシステムとの関係を示すブロ
ック図である。
ック図である。
【図２３】従来の不揮発性メモリカードの構成を示すブ
ロック図である。
ロック図である。
【図２４】従来の揮発性メモリカードの構成を示すブロ
ック図である。
ック図である。
１ コネクタ ２ 不揮発性半導体メモリ ２ａ 揮発性半導体メモリ ３ ＮＡＮＤゲート回路 ４ デコーダ ５ ＡＮＤゲート回路 ６ タイマ ７ アドレスバス ８ カードイネーブル信号線 ９ チップイネーブル信号線 １０ 読みだし制御信号線 １１ 書き込み制御信号線 １２ データバス １８ 上位アドレス ２６ メモリ選択信号線 ２７ データ判定用デコーダ ２９ ＮＡＮＤゲート回路 ２９ａ ＮＡＮＤゲート回路 ２９ｂ ＮＡＮＤゲート回路 ３２ ＯＲゲート回路 ３３ ラッチ回路 ３０ チップイネーブル信号線 ３５ 半導体チップ ４５ タイマ １０１ 不揮発性メモリカード ２０１ 揮発性メモリカード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】次に動作について説明する。図２３の不揮
発性メモリカード１００と同様に、システム３００に接
続され、電源線１９とグランド線２０に電源電圧が印加
されて使用される。カードイネーブル信号８をＨレベル
とするとカードは非動作状態となり、Ｌレベルとすると
動作状態となる。そして動作状態にある時に、読み出し
制御信号１０をＬレベル、書き込み制御信号１１をＨレ
ベルとすると、データバス１２にアドレスバス７で指定
されたデータが読み出される。反対に、読み出し制御信
号１０をＨレベル、書き込み制御信号１１をＬレベル
し、データおよびアドレスを供給すると、メモリ２ａ内
のアドレスバス７で指定されたアドレスにデータバス１
２から供給されたデータが書き込まれる。
発性メモリカード１００と同様に、システム３００に接
続され、電源線１９とグランド線２０に電源電圧が印加
されて使用される。カードイネーブル信号８をＨレベル
とするとカードは非動作状態となり、Ｌレベルとすると
動作状態となる。そして動作状態にある時に、読み出し
制御信号１０をＬレベル、書き込み制御信号１１をＨレ
ベルとすると、データバス１２にアドレスバス７で指定
されたデータが読み出される。反対に、読み出し制御信
号１０をＨレベル、書き込み制御信号１１をＬレベル
し、データおよびアドレスを供給すると、メモリ２ａ内
のアドレスバス７で指定されたアドレスにデータバス１
２から供給されたデータが書き込まれる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【作用】この発明の第１の発明のメモリカードでは、タ
イマが動作停止状態にある期間は、メモリ手段への制御
信号を外部からの信号とは無関係に、メモリ手段へのア
クセスを不可能な状態とし、タイマに対して所定のデー
タのダミー書き込みが行われるとタイマが動作状態にな
り、設定された一定の期間は、外部からの制御信号を有
効とし、メモリへのアクセスを可能にするデータ保護手
段を設けた。これにより、タイマに対して所定のデータ
のダミー書き込みをしないと、メモリへはアクセスでき
ず、さらにメモリへ連続してアクセスし続ける場合に
は、通常の動作の中に、タイマに設定された動作時間よ
り短い周期で、上記ダミー書き込みの動作を入れていく
必要がある。
イマが動作停止状態にある期間は、メモリ手段への制御
信号を外部からの信号とは無関係に、メモリ手段へのア
クセスを不可能な状態とし、タイマに対して所定のデー
タのダミー書き込みが行われるとタイマが動作状態にな
り、設定された一定の期間は、外部からの制御信号を有
効とし、メモリへのアクセスを可能にするデータ保護手
段を設けた。これにより、タイマに対して所定のデータ
のダミー書き込みをしないと、メモリへはアクセスでき
ず、さらにメモリへ連続してアクセスし続ける場合に
は、通常の動作の中に、タイマに設定された動作時間よ
り短い周期で、上記ダミー書き込みの動作を入れていく
必要がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【実施例】以下この発明の実施例をデータ読み出し専用
の不揮発性メモリカードおよび書き込みも可能な揮発性
メモリカードのそれぞれについて図に従って説明する。 実施例１．図１はこの発明の第１の実施例の不揮発性メ
モリカードの構成を示すブロック図である。図１におい
て、図中、１０１は不揮発性メモリカード、１はコネク
タ、２は１Ｍバイトの不揮発性半導体メモリ、３はＮＡ
ＮＤゲート回路、４はデコーダ、５はＡＮＤゲート回
路、６はタイマ、１７はプルアップ抵抗、１９は電源
線、２０はグランド線である。７はアドレスバス(Ａ０
〜Ａ２０)であってそのうちの下位アドレス線群(Ａ０〜
Ａ１９)が不揮発性半導体メモリ２に接続され、上位の
アドレス線(Ａ２０)１８はデコーダ４に接続されてい
る。８はカードイネーブル信号線であってＮＡＮＤゲー
ト回路３およびデコーダ４の制御入力に接続されてい
る。１０は読み出し制御信号線であって不揮発性半導体
メモリ２に接続される。１１は書き込み制御信号線であ
ってデコーダ４の制御入力に接続されている。なおこの
書き込み制御信号１１は後で詳細に説明するように、タ
イマ６を始動させるための所定のデータをダミー書き込
みするために使用されるものである。１２はデータバス
(Ｄ０〜Ｄ７)であって不揮発性半導体メモリ２に接続さ
れ、そのうちの１本(Ｄ０)は信号線１４としてＡＮＤゲ
ート回路５に接続されている。ＡＮＤゲート回路５のも
う一方の入力端子にはデコーダ４の出力１３が接続され
ており、さらにこのＡＮＤゲート回路５の出力線は信号
線１５としてタイマ６の制御入力となっている。タイマ
６の出力線１６は、ＮＡＮＤゲート回路３の入力となっ
ており、従って不揮発性半導体メモリ２を動作状態にす
るためのチップイネーブル信号線９の信号は、信号１６
と信号８の組み合わせとして決定される。
の不揮発性メモリカードおよび書き込みも可能な揮発性
メモリカードのそれぞれについて図に従って説明する。 実施例１．図１はこの発明の第１の実施例の不揮発性メ
モリカードの構成を示すブロック図である。図１におい
て、図中、１０１は不揮発性メモリカード、１はコネク
タ、２は１Ｍバイトの不揮発性半導体メモリ、３はＮＡ
ＮＤゲート回路、４はデコーダ、５はＡＮＤゲート回
路、６はタイマ、１７はプルアップ抵抗、１９は電源
線、２０はグランド線である。７はアドレスバス(Ａ０
〜Ａ２０)であってそのうちの下位アドレス線群(Ａ０〜
Ａ１９)が不揮発性半導体メモリ２に接続され、上位の
アドレス線(Ａ２０)１８はデコーダ４に接続されてい
る。８はカードイネーブル信号線であってＮＡＮＤゲー
ト回路３およびデコーダ４の制御入力に接続されてい
る。１０は読み出し制御信号線であって不揮発性半導体
メモリ２に接続される。１１は書き込み制御信号線であ
ってデコーダ４の制御入力に接続されている。なおこの
書き込み制御信号１１は後で詳細に説明するように、タ
イマ６を始動させるための所定のデータをダミー書き込
みするために使用されるものである。１２はデータバス
(Ｄ０〜Ｄ７)であって不揮発性半導体メモリ２に接続さ
れ、そのうちの１本(Ｄ０)は信号線１４としてＡＮＤゲ
ート回路５に接続されている。ＡＮＤゲート回路５のも
う一方の入力端子にはデコーダ４の出力１３が接続され
ており、さらにこのＡＮＤゲート回路５の出力線は信号
線１５としてタイマ６の制御入力となっている。タイマ
６の出力線１６は、ＮＡＮＤゲート回路３の入力となっ
ており、従って不揮発性半導体メモリ２を動作状態にす
るためのチップイネーブル信号線９の信号は、信号１６
と信号８の組み合わせとして決定される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】このメモリカード１０１からデータを読み
出す場合には、タイマ６を始動させるためのタイマ６へ
のダミー書き込みを行う必要がある。そこで、タイマ６
にダミー書き込みを行うために、アドレスバス７に上位
アドレス(Ａ２０)１８がＨレベルとなるアドレス(１Ｆ
ＦＦＦＦｈ)を入力し、カードイネーブル信号８をＬレ
ベル、読み出し制御信号１０をＨレベル、書き込み制御
信号線１１をＬレベルとし、タイマ６にデータバス１２
を介して所定のデータの書き込みを行う。デコーダ４
は、上位アドレス(２０Ａ)１８、カードイネーブル信号
８および書き込み制御信号線１１がそれぞれ上記のレベ
ルにありダミー書き込みの状態にあると選択状態にな
り、出力１３をＬレベルにする。ここで、データの最下
位ビットがＨレベルとなるデータ、例えば(０１ｈ)をデ
ータバス１２を介してダミー書き込みすると、信号(Ｄ
０)１４がＨレベルになり、ＡＮＤゲート回路５の出力
１５がＨレベルになり、タイマ６を始動させる。タイマ
６が動作している期間は、出力１６がＨレベルであるの
で、カードイネーブル信号８をＬレベル、読み出し制御
信号１０をＬレベルとすると、メモリ２内のアドレス
(Ａ０〜Ａ１９)７で指定されたアドレスのデータがデー
タバス１２を介して出力される。タイマ６は予め設定さ
れた所定の時間をカウントするとその出力１６をＬレベ
ルに戻すので、再び、メモリ２のデータが読み出せない
状態に戻る。
出す場合には、タイマ６を始動させるためのタイマ６へ
のダミー書き込みを行う必要がある。そこで、タイマ６
にダミー書き込みを行うために、アドレスバス７に上位
アドレス(Ａ２０)１８がＨレベルとなるアドレス(１Ｆ
ＦＦＦＦｈ)を入力し、カードイネーブル信号８をＬレ
ベル、読み出し制御信号１０をＨレベル、書き込み制御
信号線１１をＬレベルとし、タイマ６にデータバス１２
を介して所定のデータの書き込みを行う。デコーダ４
は、上位アドレス(２０Ａ)１８、カードイネーブル信号
８および書き込み制御信号線１１がそれぞれ上記のレベ
ルにありダミー書き込みの状態にあると選択状態にな
り、出力１３をＬレベルにする。ここで、データの最下
位ビットがＨレベルとなるデータ、例えば(０１ｈ)をデ
ータバス１２を介してダミー書き込みすると、信号(Ｄ
０)１４がＨレベルになり、ＡＮＤゲート回路５の出力
１５がＨレベルになり、タイマ６を始動させる。タイマ
６が動作している期間は、出力１６がＨレベルであるの
で、カードイネーブル信号８をＬレベル、読み出し制御
信号１０をＬレベルとすると、メモリ２内のアドレス
(Ａ０〜Ａ１９)７で指定されたアドレスのデータがデー
タバス１２を介して出力される。タイマ６は予め設定さ
れた所定の時間をカウントするとその出力１６をＬレベ
ルに戻すので、再び、メモリ２のデータが読み出せない
状態に戻る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】すなわち、メモリカード１０２或は２０２
をシステムに接続し電源が印加された直後では外部から
はデータの読み出し、或は書き込みおよび読み出しが可
能に見えるようにすることで、メモリカードにデータ保
護機能が設けられていることを外部から分からないよう
にしている。これによりタイマ６の最初の設定期間の間
はデータへのアクセスが可能であるが、設定期間が経過
してタイマ６が動作停止状態になると、それ以後は上述
したタイマ６への所定データのダミー書き込みを行わな
いと、データへのアクセスはできない。これにより例え
ば、メモリカード内のプログラムやデータを不当にコピ
ーしようとする使用者は、データ保護機能の存在が分か
らずに困惑され、不当なコピー等の防止により効果的で
ある。
をシステムに接続し電源が印加された直後では外部から
はデータの読み出し、或は書き込みおよび読み出しが可
能に見えるようにすることで、メモリカードにデータ保
護機能が設けられていることを外部から分からないよう
にしている。これによりタイマ６の最初の設定期間の間
はデータへのアクセスが可能であるが、設定期間が経過
してタイマ６が動作停止状態になると、それ以後は上述
したタイマ６への所定データのダミー書き込みを行わな
いと、データへのアクセスはできない。これにより例え
ば、メモリカード内のプログラムやデータを不当にコピ
ーしようとする使用者は、データ保護機能の存在が分か
らずに困惑され、不当なコピー等の防止により効果的で
ある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】実施例３．図６はこの発明の第３の実施例
の不揮発性メモリカードの構成を示すブロック図、図７
は同揮発性メモリカードの構成を示すブロック図であ
る。上記各実施例のメモリカードでは、下位アドレス
(Ａ０〜Ａ１９)にタイマ６に対するダミー書き込みを行
うために上位アドレス(Ａ２０)を追加していた。これは
システムからメモリカードを制御する際に、メモリ２或
は２ａとタイマ６を同様の制御空間に設けている。これ
に対して図６のメモリカード１０３および図７のメモリ
カード２０３では、それぞれ図に示すように、メモリ２
或は２ａとタイマ６をメモリ選択信号２６によって制御
される別の空間に置くようにした。すなわち、タイマ６
にダミー書き込みを行う場合には、メモリ選択信号２６
をＨレベルとし、またメモリ２或は２ａを選択する場合
にはＬレベルにする。これによりシステムからの制御が
より容易になるというさらなる効果が得られる。
の不揮発性メモリカードの構成を示すブロック図、図７
は同揮発性メモリカードの構成を示すブロック図であ
る。上記各実施例のメモリカードでは、下位アドレス
(Ａ０〜Ａ１９)にタイマ６に対するダミー書き込みを行
うために上位アドレス(Ａ２０)を追加していた。これは
システムからメモリカードを制御する際に、メモリ２或
は２ａとタイマ６を同様の制御空間に設けている。これ
に対して図６のメモリカード１０３および図７のメモリ
カード２０３では、それぞれ図に示すように、メモリ２
或は２ａとタイマ６をメモリ選択信号２６によって制御
される別の空間に置くようにした。すなわち、タイマ６
にダミー書き込みを行う場合には、メモリ選択信号２６
をＨレベルとし、またメモリ２或は２ａを選択する場合
にはＬレベルにする。これによりシステムからの制御が
より容易になるというさらなる効果が得られる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】実施例７．図１５はこの発明の第７の実施
例の不揮発性メモリカードの構成を示すブロック図、図
１６は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６の設定時間を外部から
変更できるようにした。図１５の不揮発性メモリカード
１０７および図１６の揮発性メモリカード２０７では、
共にタイマ設定時間変更手段としてのラッチ回路３３を
設け、このラッチ回路３３にタイマ６の動作時間を動作
開始前に予め設定することによって、タイマ６の動作時
間すなわちタイマ６の設定時間を可変(無期限を含む)と
するようにした。タイマ６は図３に示したものと基本的
に同じである。但し、図３の抵抗群からなる時間設定部
６０５の部分がなくなり、この部分にラッチ回路３３の
出力３４が接続される。
例の不揮発性メモリカードの構成を示すブロック図、図
１６は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６の設定時間を外部から
変更できるようにした。図１５の不揮発性メモリカード
１０７および図１６の揮発性メモリカード２０７では、
共にタイマ設定時間変更手段としてのラッチ回路３３を
設け、このラッチ回路３３にタイマ６の動作時間を動作
開始前に予め設定することによって、タイマ６の動作時
間すなわちタイマ６の設定時間を可変(無期限を含む)と
するようにした。タイマ６は図３に示したものと基本的
に同じである。但し、図３の抵抗群からなる時間設定部
６０５の部分がなくなり、この部分にラッチ回路３３の
出力３４が接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】実施例８．図１８はこの発明の第８の実施
例の不揮発性メモリカードの構成を示すブロック図、図
１９は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６、デコーダ４およびメ
モリ２、２ａ等を含むメモリカード内の回路部分を１つ
の半導体チップ内に形成した。図１８の不揮発性メモリ
カード１０８では全ての回路部分を１つの半導体チップ
３５内に形成した１チップカードにしている。また図１
９の揮発性メモリカード２０８でも、符号５０〜５３の
部分からなるデータバックアップ回路部分以外の部分を
１つの半導体チップ３５ａ内に形成している。このよう
に１チップ構造にすることにより、外部からデータ保護
機能を分析することがさらに難しくなり、より高いデー
タ保護機能を有するメモリカードが得られる効果があ
る。
例の不揮発性メモリカードの構成を示すブロック図、図
１９は同揮発性メモリカードの構成を示すブロック図で
ある。この実施例では、タイマ６、デコーダ４およびメ
モリ２、２ａ等を含むメモリカード内の回路部分を１つ
の半導体チップ内に形成した。図１８の不揮発性メモリ
カード１０８では全ての回路部分を１つの半導体チップ
３５内に形成した１チップカードにしている。また図１
９の揮発性メモリカード２０８でも、符号５０〜５３の
部分からなるデータバックアップ回路部分以外の部分を
１つの半導体チップ３５ａ内に形成している。このよう
に１チップ構造にすることにより、外部からデータ保護
機能を分析することがさらに難しくなり、より高いデー
タ保護機能を有するメモリカードが得られる効果があ
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】
【発明の効果】以上のようにこの発明の第１の発明のメ
モリカードでは、タイマが動作停止状態にある期間は、
メモリ手段への制御信号を外部からの信号とは無関係
に、メモリ手段へのアクセスを不可能な状態とし、タイ
マに対して所定のデータのダミー書き込みが行われると
タイマが動作状態になり、設定された一定の期間は、外
部からの制御信号を有効とし、メモリへのアクセスを可
能にするデータ保護手段を設けた。これにより、タイマ
に対して所定のデータのダミー書き込みをしないと、メ
モリへはアクセスできず、さらにメモリへ連続してアク
セスす続ける場合には、通常の動作の中に、タイマに設
定された動作時間より短い周期で、上記ダミー書き込み
の動作を入れていく必要がある。従ってデータの保護機
能を備えた信頼性の高いメモリカードを提供できる効果
が得られる。
モリカードでは、タイマが動作停止状態にある期間は、
メモリ手段への制御信号を外部からの信号とは無関係
に、メモリ手段へのアクセスを不可能な状態とし、タイ
マに対して所定のデータのダミー書き込みが行われると
タイマが動作状態になり、設定された一定の期間は、外
部からの制御信号を有効とし、メモリへのアクセスを可
能にするデータ保護手段を設けた。これにより、タイマ
に対して所定のデータのダミー書き込みをしないと、メ
モリへはアクセスできず、さらにメモリへ連続してアク
セスす続ける場合には、通常の動作の中に、タイマに設
定された動作時間より短い周期で、上記ダミー書き込み
の動作を入れていく必要がある。従ってデータの保護機
能を備えた信頼性の高いメモリカードを提供できる効果
が得られる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ コネクタ、２ 不揮発性半導体メモリ、２ａ 揮発
性半導体メモリ、３ＮＡＮＤゲート回路、４ デコー
ダ、５ ＡＮＤゲート回路、６ タイマ、７アドレスバ
ス、８ カードイネーブル信号線、９ チップイネーブ
ル信号線、１０ 読みだし制御信号線、１１ 書き込み
制御信号線、１２ データバス、１８上位アドレス、２
６ メモリ選択信号線、２７ データ判定用デコーダ、
２９、２９ａ、２９ｂ ＮＡＮＤゲート回路、３２ Ｏ
Ｒゲート回路、３３ ラッチ回路、３０、３０ａ 読み
出し制御信号線、３０ｂ 書き込み制御信号線、３５、
３５ａ 半導体チップ、４５ タイマ、１０１、２０１
揮発性メモリカード。
性半導体メモリ、３ＮＡＮＤゲート回路、４ デコー
ダ、５ ＡＮＤゲート回路、６ タイマ、７アドレスバ
ス、８ カードイネーブル信号線、９ チップイネーブ
ル信号線、１０ 読みだし制御信号線、１１ 書き込み
制御信号線、１２ データバス、１８上位アドレス、２
６ メモリ選択信号線、２７ データ判定用デコーダ、
２９、２９ａ、２９ｂ ＮＡＮＤゲート回路、３２ Ｏ
Ｒゲート回路、３３ ラッチ回路、３０、３０ａ 読み
出し制御信号線、３０ｂ 書き込み制御信号線、３５、
３５ａ 半導体チップ、４５ タイマ、１０１、２０１
揮発性メモリカード。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正内容】
【図２３】
Claims (6)
- 【請求項１】 データを記憶するメモリ手段と、 このメモリ手段を制御するための外部からの各種制御信
号、データおよびアドレスの上記メモリ手段への入出力
を行う入出力手段と、 所定のデータがダミー書き込みされた時に動作状態にさ
れてカウントを開始し、予め設定された所定時間が経過
すると動作停止状態に戻るタイマを含み、このタイマが
動作停止状態の間は、上記メモリ手段への上記制御信号
およびアドレスのいずれかを無効の状態にして上記メモ
リ手段へのアクセスを不可能にするデータ保護手段と、 上記タイマへの上記ダミー書き込みを行うためのダミー
書き込み手段と、 を備えたメモリカード。 - 【請求項２】 上記データ保護手段が、動作状態にある
か否かを示す出力を発生する上記タイマと、上記入出力
手段の制御信号およびアドレスが上記タイマへのデータ
のダミー書き込みの状態にあることを検出するデコーダ
と、このデコーダの出力と上記データの所定の１ビット
を入力とし、それぞれ所定の値の時に上記タイマを始動
させる信号を発生するゲート回路と、上記入出力手段の
制御信号およびアドレスの少なくとも１つに設けられ、
上記タイマからの出力に従って、上記タイマが動作停止
状態の間は入出力手段の該信号を無効にするゲート回路
とを含み、 上記ダミー書き込み手段が、上記デコーダに接続される
書き込み制御信号および上記タイマへのダミー書き込み
用の追加されたアドレスビットを含む、 請求項１のメモリカード。 - 【請求項３】 電源投入時に上記データ保護手段のタイ
マを動作状態にして、データ保護機能が設けられていな
かのように見せかける保護機能カモフラージュ手段をさ
らに備えた請求項１のメモリカード。 - 【請求項４】 上記データ保護手段が、動作状態にある
か否かを示す出力を発生する上記タイマと、上記入出力
手段の制御信号およびアドレスが上記タイマへのデータ
のダミー書き込みの状態にあることを検出するデコーダ
と、ダミー書き込みされたデータが予め定められた所定
のデータであることを判断するデータ判定用デコーダ
と、このデータ判定用デコーダと上記デコーダの出力を
入力とし、それぞれが所定の値の時に上記タイマを始動
させる信号を発生するゲート回路と、上記入出力手段の
制御信号およびアドレスの少なくとも１つに設けられ、
上記タイマからの出力に従って、上記タイマが動作停止
状態の間は入出力手段の該信号を無効にするゲート回路
とを含み、 上記ダミー書き込み手段が、上記デコーダに接続される
書き込み制御信号および上記タイマへのダミー書き込み
用の追加されたアドレスビットを含む、請求項１のメモ
リカード。 - 【請求項５】 上記データ保護手段のタイマの設定時間
を外部から変更するためのタイマ設定時間変更手段をさ
らに備えた請求項１のメモリカード。 - 【請求項６】 上記各手段を１チップ内に構成した請求
項１のメモリカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336030A JPH07200767A (ja) | 1993-12-28 | 1993-12-28 | メモリカード |
| US08/747,724 US5784704A (en) | 1993-12-28 | 1996-11-12 | Memory card with timer controlled protection of stored data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336030A JPH07200767A (ja) | 1993-12-28 | 1993-12-28 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200767A true JPH07200767A (ja) | 1995-08-04 |
Family
ID=18294980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336030A Pending JPH07200767A (ja) | 1993-12-28 | 1993-12-28 | メモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5784704A (ja) |
| JP (1) | JPH07200767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052798A1 (ja) | 2005-11-07 | 2007-05-10 | Matsushita Electric Industrial Co., Ltd. | 持ち運び可能な補助記憶装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1079733A (ja) * | 1996-09-03 | 1998-03-24 | Kokusai Denshin Denwa Co Ltd <Kdd> | Ｉｃカードを用いた認証方法及び認証システム |
| US6076026A (en) * | 1997-09-30 | 2000-06-13 | Motorola, Inc. | Method and device for vehicle control events data recording and securing |
| EP1480174A1 (en) * | 2003-05-19 | 2004-11-24 | Axalto S.A. | A method for making a reliable time available on a smart card provided with a timer |
| JP2005078592A (ja) * | 2003-09-03 | 2005-03-24 | Brother Ind Ltd | メモリ制御装置及び画像形成装置 |
| US20050167512A1 (en) * | 2003-12-15 | 2005-08-04 | Matsushita Electric Industrial Co., Ltd. | Secure device and information processing apparatus |
| DE10360998B4 (de) * | 2003-12-23 | 2008-09-04 | Infineon Technologies Ag | Schutz von Chips gegen Attacken |
| US20080319912A1 (en) * | 2007-06-22 | 2008-12-25 | Faith Patrick L | Powering financial transaction token with onboard and external power source |
| ES2400165T3 (es) * | 2008-10-13 | 2013-04-08 | Vodafone Holding Gmbh | Procedimiento para proporcionar un acceso controlado a una tarjeta de memoria y tarjeta de memoria |
| GB2474296A (en) * | 2009-10-12 | 2011-04-13 | Advanced Analysis And Integration Ltd | A machine-readable tag having a timer to lock memory |
| RU2759631C1 (ru) * | 2020-12-28 | 2021-11-16 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Устройство для защиты зон памяти от несанкционированной записи |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3890601A (en) * | 1974-03-11 | 1975-06-17 | Philco Ford Corp | Password operated system for preventing unauthorized or accidental computer memory alteration |
| US4858197A (en) * | 1987-05-26 | 1989-08-15 | Kabushiki Kaisha Toshiba | Output buffer control circuit of memory device |
| US5202852A (en) * | 1989-02-09 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Programmable read only memory card with improved buffer circuit |
| JPH03248249A (ja) * | 1990-02-27 | 1991-11-06 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| JPH0476749A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | セキュリティ回路 |
| JPH04205043A (ja) * | 1990-11-29 | 1992-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2837970B2 (ja) * | 1991-04-12 | 1998-12-16 | 三菱電機株式会社 | Ｉｃカード |
| JPH06274711A (ja) * | 1993-03-23 | 1994-09-30 | Mitsubishi Electric Corp | Ｉｃカード |
| US5377264A (en) * | 1993-12-09 | 1994-12-27 | Pitney Bowes Inc. | Memory access protection circuit with encryption key |
| US5452355A (en) * | 1994-02-02 | 1995-09-19 | Vlsi Technology, Inc. | Tamper protection cell |
| US5572429A (en) * | 1994-12-05 | 1996-11-05 | Hunter; Kevin D. | System for recording the initialization and re-initialization of an electronic postage meter |
-
1993
- 1993-12-28 JP JP5336030A patent/JPH07200767A/ja active Pending
-
1996
- 1996-11-12 US US08/747,724 patent/US5784704A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052798A1 (ja) | 2005-11-07 | 2007-05-10 | Matsushita Electric Industrial Co., Ltd. | 持ち運び可能な補助記憶装置 |
| EP1947593A1 (en) * | 2005-11-07 | 2008-07-23 | Matsushita Electric Industrial Co., Ltd. | Portable auxiliary storage device |
| EP1947593A4 (en) * | 2005-11-07 | 2008-12-10 | Panasonic Corp | PORTABLE AUXILIARY MEMORY DEVICE |
| US8037269B2 (en) | 2005-11-07 | 2011-10-11 | Panasonic Corporation | Portable auxiliary storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5784704A (en) | 1998-07-21 |
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