JP4135601B2 - メモリ制御装置及び画像形成装置 - Google Patents

Description

本発明は、ＳＤＲＡＭ等の同期式メモリを制御するメモリ制御装置、及び、それを備えた画像形成装置に関する。

従来より、パーソナルコンピュータ（以下「パソコン」と略す）やプリンタなどの、ＣＰＵにより各種データ処理や制御がなされて動作するよう構成された電子機器では、処理速度の高速化のために高クロック化が進んでいるが、システムクロック（基準クロック）の周波数が高くなるほど機器内部で発生する不要輻射ノイズも増加し、機器内部はもちろん、他の電子機器にも影響を及ぼすおそれがある。

そこで近年、不要輻射ノイズを抑制するために、スペクトラム拡散クロック（ＳＳＣ：Spread Spectrum Clock ）技術により基準クロックを変調した変調クロックが用いられている。このＳＳＣは、基準クロックに狭帯域の変調をかけることによりその周波数を±数％の割合で一定周期で変化させた変調クロックを得る技術であり、クロック周波数を固定せず変化させることで、不要輻射ノイズのピークを低く抑えるようにしたものである（例えば、特許文献１参照。）。

一方、ＣＰＵは、入力したクロックをそのまま用いるよう構成されている場合は、上記変調クロックをその動作用クロックとして用いることができるが、近年はＣＰＵ内蔵のＰＬＬ（Phase Locked Loop ）回路により、入力されたクロックを逓倍して使用する場合が多い。このようにＰＬＬ回路でクロック周波数を逓倍するよう構成されたＣＰＵに対してＳＳＣによる変調クロックを動作用クロックとして入力すると、ＰＬＬロックの基準となる周波数が一定でなく変調されたものとなってしまうため、ＰＬＬロックが外れたり、或いはロックすること自体が困難となって所望の周波数を得られなくなるおそれがある。

そのため、通常は、ＰＬＬ回路を内蔵したＣＰＵに対しては基準クロックを供給し、そのＣＰＵと直接的に信号のやりとり（クロックに同期したやりとり）を行うものに対しても基準クロックを供給して、それ以外のものについては変調クロックにて動作させるようにしている。このような構成では、機器内の各部へ供給されるクロックの全てがＳＳＣによる変調クロックではないものの、変調クロック供給用のクロック供給ラインからの不要輻射ノイズについてはそのノイズピークが低減され、全体として不要輻射ノイズの低減を実現している。
特開２０００−２８０５７５号公報

しかしながら、上記のように基準クロックと変調クロックを併用する場合、不要輻射ノイズの低減効果が得られる反面、デメリットも生じる。例えば、外部クロックに同期して動作する同期式メモリが正常に動作しなくなるおそれがある。同期式メモリとしては、例えば同期式ＲＯＭ（ＳＲＯＭ：Synchronous ROM ）、同期式ＳＲＡＭ（ＳＳＲＡＭ：Synchronous Static RAM）、同期式ＤＲＡＭ（ＳＤＲＡＭ：Synchronous Dynamic RAM ）など様々なものが挙げられ、特にＳＤＲＡＭは、大容量且つ低価格であるためパソコンやプリンタなどの電子機器におけるメインメモリとして頻繁に使用されるものである。

ＳＤＲＡＭの制御は一般に、専用のメモリ制御回路を備え、ＣＰＵからメモリ制御回路への各種指令に従ってメモリ制御回路がＳＤＲＡＭに対してコマンドを出力することにより行われる。このメモリ制御回路は、ＡＳＩＣ（Application Specific Integrated Circuit ）などの集積回路内に形成されるのが一般的である。

そして、メモリ制御回路は、ＣＰＵとの間で各種信号・データのやりとりを行うことと、基準クロックを生成する発振器に比較的近い位置に実装される（つまり、基板上で発振器とＡＳＩＣが相互に近接配置される）場合が多いため、ＣＰＵと同様、基準クロックで動作させている。一方、ＳＤＲＡＭは、チップが基板に直接実装されることもあるが、ＤＩＭＭ（Dual Inline Memory Module ）などのモジュールとして構成されることが多く、ＣＰＵやＡＳＩＣ等から遠い基板端部などに配置されるのが一般的である。

具体的には、例えば図３の概略実装図に示すように、メイン基板３０において、基準クロックを生成する発振器３５からＣＰＵ３１までの基準クロック供給ラインＬｃ１の配線長、又は、発振器３５からＡＳＩＣ３４までの基準クロック供給ラインＬｃ２の配線長に比べ、発振器３５からＡＳＩＣ３４を経てＳＤＲＡＭ３３に至るクロック供給ラインＬｃ３の配線長の方が長い。そのため、ＡＳＩＣ３４内に、基準クロックを変調して変調クロックを生成するスペクトラム拡散クロックジェネレータ（ＳＳＣＧ：SSC Generator ）を設けることにより、ＡＳＩＣ３４からＳＤＲＡＭ３３に変調クロックを供給して、ＳＤＲＡＭ３３を変調クロックに同期して動作させるようにしている。

つまり、メモリ制御回路は基準クロックに同期してＳＤＲＡＭに対する各種制御信号の出力やデータの読み書きを行うが、そのメモリ制御回路によって制御されるＳＤＲＡＭは、変調クロックに同期して動作することになる。その結果、メモリ制御回路からの各種制御信号を確実に取得できなかったり、データの読み書きが正常に行われなかったりするなど、ＳＤＲＡＭの動作が正常に行われなくなるおそれがある。

即ち、図６（ａ）に示すように、基準クロックｃｌｋに同期して動作させる従来のＳＤＲＡＭにおいては、基準クロックｃｌｋの立ち上がりタイミングの前後に十分なセットアップ時間・ホールド時間が確保されるため、制御信号（図６ではチップセレクト信号ｃｓ＃のみ図示）を確実にラッチすることができ、延いてはコマンドを解釈することができる。

これに対し、ＳＤＲＡＭを変調クロックＳ−ｃｌｋによって動作させる場合、例えば図６（ｂ）に示すように、セットアップ時間は増加して問題ないもののホールド時間が減少してわずかな時間になってしまったり、また例えば図６（ｃ）に示すように、ホールド時間は増加して問題ないもののセットアップ時間が減少してしまう、といった現象が発生する。なお、図６（ｃ）を見る限りは、まだなお十分なセットアップ時間があるようにも見えるが、一般にセットアップ時間はホールド時間より十分に確保しておく必要があるため、図６（ａ）に示した規定のセットアップ時間より短くなるのはやはり好ましくない。

そのため、ＳＤＲＡＭを変調クロックに同期して動作させるようにすると、図６（ｂ）や図６（ｃ）に例示したようにセットアップ時間又はホールド時間が規定値より減少してしまい、制御信号やデータを確実にラッチできなくなるおそれがあるのである。

本発明は上記課題に鑑みなされたものであり、クロックに同期して動作する同期式メモリを、そのクロックに起因して生じる不要輻射ノイズの低減を図りつつ、精度良く制御することが可能なメモリ制御装置、及び、それを備えた画像形成装置を提供することを目的とする。

本願発明者は、同期式メモリを備えたパソコンやプリンタ等の電子機器では、同期式メモリに対して常時コマンドの出力やデータのやりとりがなされているわけではなく、外部からのデータ入力（例えばプリンタの場合は印字データの入力など）やデータ出力指示がない期間、或いはＳＤＲＡＭにおけるプリチャージのためのコマンドが出力されていない期間などの、コマンド（各種制御信号）の出力やデータの読み書きを行わない待機期間が存在することに着目した。そして、このような待機期間中については変調クロックに同期して動作させても上記セットアップ時間不足又はホールド時間不足といった問題は生じないという考えの元に、本願発明に至った。

即ち、上記課題を解決するためになされた請求項１記載のメモリ制御装置は、外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って制御コマンドを出力するメモリ制御手段と、前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、前記基準クロック生成手段が生成した基準クロックの周波数を、その基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、を備え、上記外部クロックとして、クロック変調手段から出力された変調クロックが同期式メモリに供給されるよう構成されたものであり、少なくとも、メモリ制御手段が同期式メモリへ制御コマンドを出力しているときは、同期式メモリへの外部クロックとして、変調クロックに代えて基準クロックを供給するよう構成されている。

つまり、同期式メモリには、その同期用の外部クロックとして常に変調クロックが供給されるのではなく、少なくともメモリ制御手段が制御コマンドを出力しているときは、予め設定された一定周波数の基準クロックが供給されるのである。

これにより、同期式メモリは、メモリ制御手段からの制御コマンド入力に対しては基準クロックに同期して動作するため、制御コマンドを確実に取得・解釈してそれに基づく動作を行うことができる。また、メモリ制御手段からの制御コマンド出力時以外あるいは制御コマンド出力時を含む所定の期間（基準クロックが供給される期間）以外は、変調クロックが同期式メモリに供給されるため、その間は、基準クロック供給時に比べて不要輻射ノイズが低減される。

従って、請求項１記載のメモリ制御装置によれば、同期式メモリへ供給されるクロックに起因して生じる不要輻射ノイズの低減を図りつつ、同期式メモリを精度良く制御することが可能となる。

尚、ここでいう「制御コマンドを出力しているとき」とは、制御コマンドが出力されている全期間のみを意味するものではなく、少なくとも、制御コマンドの出力期間において同期式メモリ側で実際に制御コマンドが取得（ラッチ）されるタイミングを含むものであればよい。後述する請求項３，５，７についても同様である。

そして、上記請求項１記載のメモリ制御装置は、具体的には例えば請求項５に記載のように構成してもよい。即ち、請求項５記載のメモリ制御装置は、上記のメモリ制御手段、基準クロック生成手段、及びクロック変調手段を備えたものであって、更に、変調クロックを外部クロックとして同期式メモリに供給するよう構成されると共に、入力される選択信号に応じて変調クロックに代えて基準クロックを外部クロックとして同期式メモリに供給するよう構成された外部クロック選択手段と、少なくとも、メモリ制御手段が同期式メモリへ制御コマンドを出力しているときに、基準クロックを外部クロックとして同期式メモリへ供給させるための選択信号を外部クロック選択手段へ出力する選択制御手段と、を備えたものである。

上記構成のメモリ制御装置によれば、メモリ制御手段からの制御コマンド出力の有無に応じて選択制御手段が外部クロック選択手段へ選択信号を出力することにより、少なくとも制御コマンド出力時には基準クロックが同期式メモリへ供給され、制御コマンド出力時以外あるいは制御コマンド出力時を含む所定の期間以外は変調クロックが供給されるようにできるため、請求項１と同様の効果が得られる。

尚、ここでいう所定の周波数帯域内での「変調」とは、単に別の一定周波数に変化（単なる周波数変換）させることではなく、所定の周波数帯域内で複数の周波数に変化させることを意味するものであり、その変化は連続的であってもいいし、離散的（周波数ホッピング）であってもいい。

次に、請求項２記載のメモリ制御装置は、外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って該同期式メモリに記憶されているデータの読み出しを行うメモリ制御手段と、前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、前記基準クロック生成手段が生成した基準クロックの周波数を、その基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、を備え、上記外部クロックとして、クロック変調手段から出力された変調クロックが同期式メモリに供給されるよう構成されたものであり、少なくとも、メモリ制御手段が同期式メモリに対する上記データの読み出しを行っているときは、同期式メモリへの外部クロックとして、変調クロックに代えて基準クロックを供給するよう構成されている。

つまり、同期式メモリには、その同期用の外部クロックとして常に変調クロックが供給されるのではなく、少なくともメモリ制御手段が同期式メモリに対するデータの読み出しを行っているときは、基準クロックが供給されるのである。

そのため同期式メモリは、メモリ制御手段からのデータ読み出し要求に対しては基準クロックに同期してその要求されたデータを出力できる。そして、その基準クロックに同期して出力されたデータは、同じく基準クロックに同期して動作するメモリ制御手段にて確実に取得される。また、メモリ制御手段による上記データ読み出し時以外あるいは上記データ読み出し時を含む所定の期間（基準クロックが供給される期間）以外は、変調クロックが同期式メモリに供給されるため、その間は、基準クロック供給時に比べて不要輻射ノイズが低減される。

従って、請求項２記載のメモリ制御装置によれば、同期式メモリへ供給されるクロックに起因して生じる不要輻射ノイズの低減を図りつつ、同期式メモリを精度良く制御することが可能となる。

そして、上記請求項２記載のメモリ制御装置は、具体的には例えば請求項６に記載のように構成してもよい。即ち、請求項６記載のメモリ制御装置は、上記請求項２のメモリ制御装置が備えるメモリ制御手段、基準クロック生成手段、及びクロック変調手段を備えたものであって、更に、変調クロックを外部クロックとして同期式メモリに供給するよう構成されると共に、入力される選択信号に応じて変調クロックに代えて基準クロックを外部クロックとして同期式メモリに供給するよう構成された外部クロック選択手段と、少なくとも、メモリ制御手段が同期式メモリに対するデータの読み出しを行っているときに、基準クロックを外部クロックとして同期式メモリへ供給させるための選択信号を外部クロック選択手段へ出力する選択制御手段と、を備えたものである。

上記構成のメモリ制御装置によれば、メモリ制御手段が同期式メモリに対してデータ読み出しを行っているか否かに応じて選択制御手段が外部クロック選択手段へ選択信号を出力することにより、少なくともデータ読み出し時には基準クロックが同期式メモリへ供給され、データ読み出し時以外あるいはデータ読み出し時を含む所定の期間以外は変調クロックが供給されるようにできるため、請求項２と同様の効果が得られる。

次に、請求項３記載のメモリ制御装置は、外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って制御コマンドを出力し、該同期式メモリに記憶されているデータの読み出しを行うメモリ制御手段と、前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、を備え、上記外部クロックとして、クロック変調手段から出力された変調クロックが同期式メモリに供給されるよう構成されたメモリ制御装置であり、少なくとも、メモリ制御手段が同期式メモリへ制御コマンドを出力しているとき、及び、同期式メモリに対するデータの読み出しを行っているときは、同期式メモリへの外部クロックとして、変調クロックに代えて基準クロックを供給するよう構成されている。

つまり、同期式メモリには、その同期用の外部クロックとして常に変調クロックが供給されるのではなく、少なくとも、メモリ制御手段が制御コマンドを出力しているとき及びメモリ制御手段が同期式メモリに対するデータの読み出しを行っているとき（以下これらをまとめて「制御・読み出しアクセス時」という）は、基準クロックが供給されるのである。

これにより、同期式メモリは、メモリ制御手段からの制御コマンド入力に対しては基準クロックに同期して動作するため、制御コマンドを確実に取得・解釈してそれに基づく動作を行うことができ、メモリ制御手段からのデータ読み出し要求に対しては基準クロックに同期してその要求されたデータを出力できるため、その基準クロックに同期して出力されたデータは、同じく基準クロックに同期して動作するメモリ制御手段にて確実に取得される。

また、制御・読み出しアクセス時以外あるいは制御・読み出しアクセス時を含む所定の期間（基準クロックが供給される期間）以外は、変調クロックが同期式メモリに供給されるため、その間は、基準クロック供給時に比べて不要輻射ノイズが低減される。

従って、請求項３記載のメモリ制御装置によれば、同期式メモリへ供給されるクロックに起因して生じる不要輻射ノイズの低減を図りつつ、同期式メモリを精度良く制御することが可能となる。

そして、上記請求項３記載のメモリ制御装置は、具体的には例えば請求項７に記載のように構成してもよい。即ち、請求項７記載のメモリ制御装置は、上記請求項３のメモリ制御装置が備えるメモリ制御手段、基準クロック生成手段、及びクロック変調手段を備えたものであって、更に、変調クロックを外部クロックとして同期式メモリに供給するよう構成されると共に、入力される選択信号に応じて変調クロックに代えて基準クロックを外部クロックとして同期式メモリに供給するよう構成された外部クロック選択手段と、
少なくとも、メモリ制御手段による制御・読み出しアクセス時に、基準クロックを外部クロックとして同期式メモリへ供給させるための選択信号を外部クロック選択手段へ出力する選択制御手段と、を備えたものである。

上記構成のメモリ制御装置によれば、制御・読み出しアクセス時であるか否かに応じて選択制御手段が外部クロック選択手段へ選択信号を出力することにより、少なくとも制御・読み出しアクセス時には基準クロックが同期式メモリへ供給され、制御・読み出しアクセス時以外あるいは制御・読み出しアクセス時を含む所定の期間以外は変調クロックが供給されるようにできるため、請求項３と同様の効果が得られる。

次に、請求項４記載のメモリ制御装置は、請求項２又は３記載のメモリ制御装置であって、同期式メモリは、データの書き込み及び読み出しが可能な同期式ＲＡＭであり、メモリ制御手段は、更に、ＣＰＵからの指示に従って同期式メモリへのデータの書き込みも行うよう構成され、メモリ制御手段が同期式メモリに対してデータの書き込みを行っているときは、同期式メモリへの外部クロックとして、変調クロックに代えて基準クロックを供給するよう構成されている。

上記構成のメモリ制御装置によれば、同期式メモリにおけるデータの書き込み時も、基準クロックに同期して動作（データ書き込み）するため、同期式メモリへ供給されるクロックに起因して生じる不要輻射ノイズの低減を図りつつ、同期式メモリをさらに精度良く制御することが可能となる。

そして、上記請求項４記載のメモリ制御装置は、具体的には例えば請求項８に記載のように構成してもよい。即ち、請求項８記載のメモリ制御装置は、請求項６又は７記載のメモリ制御装置であって、同期式メモリは、データの書き込み及び読み出しが可能な同期式ＲＡＭであり、メモリ制御手段は、更に、ＣＰＵからの指示に従って同期式メモリへのデータの書き込みも行うよう構成され、選択制御手段は、メモリ制御手段が同期式メモリに対してデータの書き込みを行っているときは、基準クロックを外部クロックとして同期式メモリへ供給させるための選択信号を外部クロック選択手段へ出力する。

上記構成のメモリ制御装置によれば、同期式メモリにおけるデータの書き込み時も、基準クロックに同期して動作（データ書き込み）するため、請求項４と同様の効果が得られる。

ここで、ＣＰＵは、既述の通り外部から入力された動作用クロックをＰＬＬ回路により逓倍して使用するよう構成される場合が多く、そのように構成されたＣＰＵに変調クロックを供給するとＰＬＬロックが外れるなどしてＣＰＵが正常に動作できなくなり、延いては当該メモリ制御装置が同期式メモリを正常に制御することができなくなるおそれがある。

そこで、請求項１〜８いずれかに記載のメモリ制御装置は、例えば請求項９に記載のように、ＣＰＵがその動作用クロックとして基準クロックを使用するものであるとよい。このように構成されたメモリ制御装置によれば、ＣＰＵが基準クロックに同期して正常に動作することができるため、そのＣＰＵからの指示に従って同期式メモリを精度良く制御することができる。

次に、請求項１０記載のメモリ制御装置は、請求項１〜９いずれかに記載のメモリ制御装置であって、同期式メモリは同期式ＤＲＡＭであり、メモリ制御手段は、ＣＰＵからの指示に従って同期式ＤＲＡＭに対するデータの書き込み及び読み出しを行うよう構成されている。

即ち、既述の通り、多種存在する同期式メモリの中でも特に同期式ＤＲＡＭ（ＳＤＲＡＭ）は、低価格で大容量であるため、パソコンやプリンタなどの各種電子機器におけるメインメモリとして広く使用されている。そこで、その同期式ＤＲＡＭに対する制御装置として本発明（請求項１〜９）のメモリ制御装置を適用すると、より効果的である。

次に、請求項１１記載の発明は、請求項４，８又は１０のいずれかに記載のメモリ制御装置と、外部から画像データを入力するための入力手段と、少なくとも前記画像データがメモリ制御手段によって書き込まれる同期式ＲＡＭと、その同期式ＲＡＭに書き込まれた画像データに基づく画像を印字媒体に印字する印字手段と、を備えた画像形成装置である。

例えば一枚の印刷用紙に画像を印刷する際の画像データは、非常に多くのデータ量となるため、大容量の同期式メモリを設けてそれを精度良く制御する必要がある。そこで、そのような画像形成装置におけるメモリ制御装置として本発明（請求項４，８又は１０）のメモリ制御装置を用いれば、大容量の画像データを精度良く制御でき、高精度の印字（画像印刷）結果を得ることが可能となる。

そして、例えば請求項１２に記載のように、画像データがカラー画像データである画像形成装置においては、データ量がさらに大容量化するが、その大容量カラー画像データを記憶する同期式メモリに対するデータの読み出しや書き込みを制御するために、本発明（請求項４，８又は１０）のメモリ制御装置を用いれば、大容量のカラー画像データを精度良く制御でき、高精度の印字（カラー画像印刷）結果を得ることが可能となる。

以下に、本発明の好適な実施形態を図面に基づいて説明する。
図１は、画像形成装置としてのプリンタ全体の概略構成を示す説明図である。図１に示す如く、本実施形態のプリンタ１０では、画像形成を行う際、感光体ベルト１が時計回りに周回移動し、まず帯電器２により感光体ベルト１の像担持面への帯電が行われる。次に、レーザ書込ユニット３からのレーザ光により、カラー画像データに従った静電潜像が感光体ベルト１上に形成される。カラー画像データは、後述するパソコン４０（図２参照）などから入力されるものである。レーザ書込ユニット３は、レーザ光源やポリゴンミラー等により構成された周知のものであり、レーザ光源から発光されたレーザ光は、ミラー２７及びミラー２６による反射を経て感光体ベルト１上へ照射される。

レーザ書込ユニット３により静電潜像が形成されると、各現像器５〜８により順次現像が行われる。表面に静電潜像が形成された可撓性且つ無端状の感光体ベルト１は、感光体ベルト支持搬送ローラ１ａ，１ｂ，１ｃに張架され、これら各ローラ１ａ〜１ｃにより一定方向へ周回する。そして、収容するトナー（現像剤）の色がそれぞれ異なる第一現像器５，第二現像器６，第三現像器７及び第四現像器８を順次感光体ベルト１側に移動させることにより、感光体ベルト１上の静電潜像を各色のトナーにて現像する。

図１では、第一現像器５を感光体ベルト１側へ移動させて該第一現像器５の現像ローラ５ａを回転させながら感光体ベルト１の表面に当接させることにより、感光体ベルト１上の静電潜像が第一現像器５内のトナーによって現像されている状態を示している。第一現像器５による現像が終わり、感光体ベルト１上のトナーが中間転写ベルト９に転写されると、第一現像器５を感光体ベルト１から離間させると共に第二現像器６を感光体ベルト１側へ移動させて、現像ローラ６ａを感光体ベルト１の表面に当接させる。これにより、第二現像器６に収容されているトナーにより感光体ベルト１が現像される。

以降、第三現像器７の現像ローラ７ａ及び第四現像器８の現像ローラ８ａを順次感光体ベルト１の表面に当接させることにより、各現像器７及び８が収容するトナーによる現像が行われ、現像の都度、中間転写ベルト９への転写が行われる。また、各現像器５〜８毎に、現像の前には、帯電器２による感光体ベルト１への帯電及びレーザ書込ユニット３による感光体ベルト１上への静電潜像形成が行われる。

尚、各現像器５〜８は、現像ローラ５ａ〜８ａやトナー供給ローラ５ｂ〜８ｂの他、図示は省略したものの現像ローラ５ａ〜８ａの表面に付着するトナーの層厚を規制してトナー量の調整等を行うドクターブレード、トナー攪拌等を行うアジテータ等を備え、感光体ベルト１に担持された静電潜像をトナーで現像するための周知の現像器である。また、中間転写ベルト９は、４つの中間転写ベルト支持搬送ローラ９ａ，９ｂ，９ｃ，９ｄにより支持・搬送（図１では反時計回り）されている。そして、中間転写ベルト９への転写後、感光体ベルト１上に残余したトナーは感光体ベルトクリーニング装置１１により除去される。この感光体ベルト１と中間転写ベルト９との間には、中間転写ベルト９へトナーを中間転写するためのバイアスが印加されている。

そして、各現像器５〜８による現像・転写が終わった後、中間転写ベルト９上に形成された多色のトナー像は、転写ローラ１６と中間転写ベルト９との間に印加されたバイアスにより、用紙トレイ１２から給紙ローラ１３及び各搬送ローラ１４，１５を経て搬送されてきた印刷用紙上に転写される。そして、転写されたトナーが定着器１７によって定着された後、各排紙ローラ１８〜２０を経て外部に出力（排紙）されることにより、カラー画像が得られる。尚、印刷用紙への転写後、中間転写ベルト９上に残った残余トナーは、中間転写ベルトクリーニング装置２１により除去される。

また、用紙トレイ１２の上部には、上記説明したプリンタ１０内の各部の動作を制御するためのメイン基板３０（図３参照）が設けられている。このメイン基板３０については後で説明する。

次に、パソコン等の外部端末装置からプリンタ１０へカラー画像データが入力され、そのカラー画像データに従ってプリンタ１０にてカラー画像が印刷用紙に印刷されることについて、図２に基づいて説明する。図２は、本実施形態のネットワーク印刷システムの概略構成を示す説明図である。図２に示す如く、本実施形態のネットワーク印刷システムでは、プリンタ１０及びパソコン４０がいずれもネットワーク伝送線Ｌ１に接続され、相互にデータの授受ができるよう構成されている。

プリンタ１０は、当該プリンタ１０の動作全体を制御するＣＰＵ３１と、ＣＰＵ３１にて実行される各種プログラムやパラメータ等が格納されたＲＯＭ３２と、パソコン４０等から送信されてくるカラー画像データ等の格納やＣＰＵ３１の一時的な作業領域として用いられるＲＡＭ３３と、ＣＰＵ３１からの指令に従って各部（図２におけるＣＰＵ３１及びＡＳＩＣ３４以外）に制御信号を出力するＡＳＩＣ３４と、当該プリンタ１０内の各部が動作する際の同期用基準クロックを生成する発振器３５と、ネットワーク伝送線Ｌ１を介して入出力されるデータ中のＭＡＣ（Media Access Control）フレームに含まれるデータ（ＭＡＣアドレス等）に基づいて各種処理を行うＭＡＣチップ３６と、当該プリンタ１０と外部との間でデータ授受を行うためのインターフェイスであって本発明の入力手段としてのネットワークＩ／Ｆ３７と、ＵＳＢ（Universal Serial Bus）規格に基づくデータを入出力するためのＵＳＢ端子３８と、外部から入力されたカラー画像データに従って印刷用紙にカラー画像を形成（印刷出力）する印字部５１と、ユーザがこのプリンタ１０の各種設定等を行う場合にその設定の種類に応じた操作を行うための操作部５２と、操作部５２により操作・入力された設定内容やプリンタ１０自身のステータス情報など、プリンタ１０の動作に関する種々の情報を表示するための表示部５３と、により構成される。

このうち印字部５１は、詳細には、レーザ書込ユニット３や感光体ベルト１、各現像器５〜８、中間転写ベルト９、定着器１７などの図１に示したプリンタ１０内の各部と、これら各部をＡＳＩＣ３４からの制御信号に従って実際に動作させるための制御・駆動信号を出力するエンジン基板（図示略）とからなり、本発明の印字手段に相当するものである。

また、図２において一点鎖線で囲んだ部分、即ち、ＣＰＵ３１、ＲＯＭ３２、ＲＡＭ３３、ＡＳＩＣ３４、発振器３５、ＭＡＣチップ３６、ネットワークＩ／Ｆ３７、及びＵＳＢ端子３８は、図１で説明したメイン基板３０に実装されており、その具体的実装状態は図３に示す通りである。図３に示すように、ＲＯＭ３２は実際には複数（本例では４つ）のＲＯＭチップ３２ａ，３２ｂ，３２ｃ，３２ｄにより構成されている。また、ＲＡＭ３３は、本実施形態ではＳＤＲＡＭであり、より詳細には、複数のＳＤＲＡＭチップが搭載されたＳＤＲＡＭモジュール（ＤＩＭＭ）３３ａ，３３ｂにより構成されている。尚、以下の説明においては、ＲＡＭ３３を、より具体的な名称であるＳＤＲＡＭ３３と称する。

また、既に説明したように、発振器３５とＣＰＵ３１とが基準クロック供給ラインＬｃ１により接続され、発振器３５とＡＳＩＣ３４とが基準クロック供給ラインＬｃ２により接続されている。そして、本実施形態では、ＡＳＩＣ３４とＳＤＲＡＭ３３とがメモリクロック供給ラインＬｃｓにより接続され、ＳＤＲＡＭ３３へ基準クロック又は変調クロックが供給されるよう構成されている。この変調クロックについては後述する。

一方、パソコン４０は、ＣＰＵ４１、ＲＯＭ４２、ＲＡＭ４３、ハードディスクドライブ（ＨＤＤ）４４、液晶ディスプレイ等の表示部４５、キーボード等の操作部４６、ＣＤ−ＲＯＭドライブ４７、及びネットワークＩ／Ｆ４８を備えたごく一般的な構成のものである。そして、このパソコン４０にインストールされたアプリケーション上で作成された文書データやカラー画像データ等の各種印刷用データは、ユーザによる印刷指示によってネットワークＩ／Ｆ４８から出力され、ネットワーク伝送線Ｌ１を介してプリンタ１０内に入力される。プリンタ１０は、ネットワーク伝送線Ｌ１を介して入力された印刷用データを印字部５１にて実際に印刷可能なデータ形式に展開し、印刷出力する。

次に、上記説明した本実施形態のプリンタ１０における、ＳＤＲＡＭ３３の制御について、図４に基づいて説明する。図４は、プリンタ１０内におけるＳＤＲＡＭ制御システムの概略構成を示す説明図である。

本実施形態のプリンタ１０では、ＣＰＵ３１と、ＡＳＩＣ３４と、ＳＤＲＡＭ３３と、発振器３５とによりＳＤＲＡＭ制御システムが構成されている。発振器３５は、一定周波数（本実施形態では例えば１００ＭＨｚ）の基準クロックｃｌｋを生成する周知のクロックジェネレータであり、ＣＰＵ３１及びＡＳＩＣ３４にはこの発振器３５で生成された基準クロックｃｌｋが入力される。

ＣＰＵ３１は、ＲＯＭ３２内のプログラム等に基づいて各種演算処理を実行するＣＰＵコア５６と、ＡＳＩＣ３４内のメモリ制御信号発生回路６１とＣＰＵコア５６との間で相互に伝送される各種データ・制御信号を中継するインターフェイスとしてのメモリＩ／Ｆ回路５７と、発振器３５から入力された基準クロックｃｌｋを逓倍（例えば１ＧＨｚに逓倍）するＰＬＬ回路５８とを備える。即ち、ＣＰＵ３１は基本的には基準クロックｃｌｋを入力して動作用クロックとして使用するが、ＣＰＵコア５６は、その基準クロックｃｌｋを逓倍してより高周波数化されたクロックに同期して動作するよう構成されている。

ＡＳＩＣ３４は、発振器３５から入力された基準クロックｃｌｋをＳＳＣにより変調して変調クロックＳ−ｃｌｋを生成するスペクトラム拡散クロックジェネレータ（ＳＳＣＧ）６２と、基準クロックｃｌｋまたは変調クロックＳ−ｃｌｋのいずれか一方をメモリ制御信号発生回路６１からの選択信号ＳＥＬに基づいて選択する選択回路６３と、その選択信号ＳＥＬやＳＤＲＡＭ３３への各種制御信号を生成するメモリ制御信号発生回路６１とを備える。

ＳＳＣＧ６２は、基準クロックｃｌｋ（１００ＭＨｚ）に狭帯域の変調をかけることにより、例えば９９〜１０１ＭＨｚの間で周期的に変化するような変調クロックＳ−ｃｌｋを生成するものであり、この変調クロックＳ−ｃｌｋは選択回路６３へ入力される。そして、基準クロックｃｌｋ自体も選択回路６３へ入力される。

選択回路６３は、３つのゲート回路７６，７７，７８により構成され、このうちゲート回路７６には変調クロックＳ−ｃｌｋと選択信号ＳＥＬが入力され、ゲート回路７７（ＡＮＤゲート）には基準クロックｃｌｋと選択信号ＳＥＬが入力されており、これら各ゲート回路７６，７７からの出力がゲート回路７８（ＯＲゲート）に入力される。

このように構成された選択回路６３において、選択信号ＳＥＬがLow レベルの場合は、ゲート回路７７の出力はLow レベルとなり、ゲート回路７６の出力は変調クロックＳ−ｃｌｋに応じたものとなる。そのため、ゲート回路７８からの出力（つまり選択回路６３からの出力）は変調クロックＳ−ｃｌｋとなり、この変調クロックＳ−ｃｌｋがメモリクロック供給ラインＬｃｓによってＳＤＲＡＭ３３へ供給されることになる。

一方、選択信号ＳＥＬがHighレベルの場合は、ゲート回路７６の出力はLow レベルとなり、ゲート回路７７の出力は基準クロックｃｌｋに応じたものとなる。そのため、ゲート回路７８からの出力は基準クロックｃｌｋとなり、この基準クロックｃｌｋがメモリクロック供給ラインＬｃｓによってＳＤＲＡＭ３３へ供給されることになる。

メモリ制御信号発生回路６１は、ＣＰＵ３１からの制御信号に従ってＳＤＲＡＭ３３へ制御信号・アドレス信号を出力し、また、必要に応じてＣＰＵ３１に対して所定の制御信号を出力する回路であり、ＳＤＲＡＭ３３は、このメモリ制御信号発生回路６１からの各種制御信号及びアドレス信号に従って動作する。また、メモリ制御信号発生回路６１は、ＣＰＵ３１とＳＤＲＡＭ３３との間でデータの中継も行うよう構成されている。そのため、メモリ制御信号発生回路６１とＳＤＲＡＭ３３とは、各種制御信号をＳＤＲＡＭ３３へ送信するための制御バスＢｃと、アドレス信号伝送用のアドレスバスＢａと、データ伝送用のデータバスＢｄとによって相互に接続されている。

メモリ制御信号発生回路６１は、主としてＣＰＵ命令解析部７１とＳＤＲＡＭ制御部７２とにより構成される。ＣＰＵ命令解析部７１は、ＣＰＵ３１からの制御信号をデコード処理してＳＤＲＡＭ制御用の信号・データであるか否か判断し、ＳＤＲＡＭ制御用の場合に、その内容（ＣＰＵ３１の命令内容）をＳＤＲＡＭ制御部７２に伝達する。これを受けたＳＤＲＡＭ制御部７２は、ＣＰＵ３１による命令内容に従って、ＳＤＲＡＭ３３を制御するための各種制御信号及びアドレス信号を生成し、ＳＤＲＡＭ３３へ出力する。そして、この制御信号及びアドレス信号を受けたＳＤＲＡＭ３３は、制御信号に基づいてコマンドの解釈を行い、コマンドの内容及び指定されたアドレス信号に基づいてデータの読み出し（又は書き込み）を行う。

ＳＤＲＡＭ制御部７２は、更に、選択回路６３に対して選択信号ＳＥＬを出力する。具体的には、ＳＤＲＡＭ制御部７２からＳＤＲＡＭ３３へ制御信号を出力しているとき、及び、ＳＤＲＡＭ３３からのデータ読み出し又はＳＤＲＡＭ３３へのデータ書き込みを行っているとき（以下これらをまとめて「制御・データアクセス時」という）にHighレベルの選択信号ＳＥＬを出力し、それ以外のときはLow レベルの選択信号ＳＥＬを出力する。つまり、制御・データアクセス時には基準クロックｃｌｋがＳＤＲＡＭ３３へ供給され、制御・データアクセス時以外は変調クロックＳ−ｃｌｋがＳＤＲＡＭ３３へ供給されるのである。

ここで、ＳＤＲＡＭ３３の動作について概略説明する。ＳＤＲＡＭ３３には、上記のようにＳＤＲＡＭ制御部７２から各種制御信号が入力されるが、具体的には、チップセレクト信号（ｃｓ＃）、ローアドレスストローブ信号（ｒａｓ＃）、カラムアドレスストローブ信号（ｃａｓ＃）、及びライトイネーブル信号（ｗｅ＃）が制御信号として用いられる。即ち、ＳＤＲＡＭ制御部７２は、これら各制御信号ｃｓ＃、ｒａｓ＃、ｃａｓ＃、及びｗｅ＃の組み合わせによってＳＤＲＡＭ３３に対するコマンド（本発明の制御コマンド）を指定するよう構成されている。尚、信号名称の後に付加されている「＃」は、その信号が負論理（アクティブ・ロー）であることを意味する。

そして、コマンド指定によって、ＳＤＲＡＭ３３に対する動作モード、バースト長（ＢＬ）、ＣＡＳレイテンシー（ＣＬ）などを設定することができる。バースト長とは、バースト動作時におけるデータの連続出力（入力）数を指定するものであり、ＣＡＳレイテンシーとは、リードコマンド入力時からデータの読み出しが始まるまでのクロックサイクル数である（後述の図５参照）。

ＳＤＲＡＭ３３は、メモリクロック供給ラインＬｃｓからのクロック信号（制御・データアクセス時は基準クロックｃｌｋ）の立ち上がり時に各制御信号ｃｓ＃、ｒａｓ＃、ｃａｓ＃、及びｗｅ＃をラッチして、コマンドを解釈するよう構成されている。代表的なコマンドとしては、例えば、ｃｓ＃とｒａｓ＃が共にLow レベルでｃａｓ＃とｗｅ＃が共にHighレベルのときのアクティブコマンド、ｃｓ＃とｃａｓ＃が共にLow レベルで他が共にHighレベルのときのリードコマンド、ｃｓ＃とｃａｓ＃とｗｅ＃が共にLow レベルでｒａｓ＃がHighレベルのときのライトコマンド、ｃｓ＃とｒａｓ＃とｗｅ＃が共にLow レベルでｃａｓ＃がHighレベルのときのプリチャージコマンド、各制御信号ｃｓ＃、ｒａｓ＃、ｃａｓ＃、及びｗｅ＃が全てLow レベルのときのモードレジスタ設定コマンドなどが挙げられる。そして、上記のバースト長及びＣＡＳレイテンシーは、モードレジスタ設定コマンド出力時にアドレス信号を所定の論理レベルにすることで設定される。その他にも種々のコマンドがあるが、上記各コマンドを含め、いずれもＳＤＲＡＭの制御において用いられる周知のものであるため、ここではその詳細説明を省略する。

上記構成のＳＤＲＡＭ制御システムにおけるＳＤＲＡＭ３３の具体的制御例について、図５に基づいて説明する。図５は、ＳＤＲＡＭ３３に対してデータの書き込みを行うライト動作時の制御例を示すタイムチャートである。

図５に示すライト動作は、バースト長ＢＬ＝４とした場合を示しており、図示の如く、時刻ｔ１までは、ＳＤＲＡＭ制御部７２から制御信号が入力されていない、若しくは入力されていてもＳＤＲＡＭ３３側でそれをまだラッチしない期間である。そのため、ＳＤＲＡＭ制御部７２が選択回路６３へLow レベルの選択信号ＳＥＬを出力することにより、ＳＤＲＡＭ３３には変調クロックＳ−ｃｌｋが供給される。

一方、ｒａｓ＃及びｃｓ＃がLow レベルとなることによりアクティブコマンドが入力されると、それを確実にラッチするために、時刻ｔ１にてＳＤＲＡＭ制御部７２がHighレベルの選択信号ＳＥＬを選択回路６３へ出力することにより、ＳＤＲＡＭ３３には基準クロックｃｌｋが供給される。そのため、この基準クロックｃｌｋが立ち上がる時刻ｔ２のタイミングで、各制御信号がラッチされ、アドレスバスＢａ上を流れているアドレスデータ（書き込むべきメモリセルのローアドレス）も有効ローアドレスとしてラッチされる。

このように、時刻ｔ１でクロック信号を基準クロックｃｌｋに切り換えることにより、ＳＤＲＡＭ３３は、アクティブコマンドが入力されたことを確実に解釈できると共に、書き込み先のローアドレスも確実に取得できる。そして、このアクティブコマンドをラッチした後は、時刻ｔ３にてＳＤＲＡＭ制御部７２が選択信号ＳＥＬを再びLow レベルとすることにより、ＳＤＲＡＭ３３に変調クロックＳ−ｃｌｋが供給されるようになる。

そして、時刻ｔ３〜ｔ４までの間は、ＳＤＲＡＭ制御部７２から制御信号が入力されていない、若しくは入力されていてもＳＤＲＡＭ３３側でそれをまだラッチしない期間であるが、時刻ｔ３以降、ｒａｓ＃，ｃｓ＃及びｗｅ＃がLow レベルとなることによりライトコマンドが入力されると、それを確実にラッチするために、時刻ｔ４にてＳＤＲＡＭ制御部７２がHighレベルの選択信号ＳＥＬを選択回路６３へ出力することにより、ＳＤＲＡＭ３３には基準クロックｃｌｋが供給される。そのため、この基準クロックｃｌｋが立ち上がる時刻ｔ５のタイミングで、各制御信号がラッチされ、アドレスバスＢａ上を流れているアドレスデータ（書き込むべきメモリセルのカラムアドレス）も有効カラムアドレスとしてラッチされる。

更にこのとき、ＳＤＲＡＭ３３には、書き込むべき４つのデータＤａｔａ０，Ｄａｔａ１，Ｄａｔａ２及びＤａｔａ３が基準クロックｃｌｋに同期して順次バースト転送されてくるため、ＳＤＲＡＭ３３においては、基準クロックｃｌｋに同期して各データＤａｔａ０〜Ｄａｔａ３を順次ラッチし、所定のメモリセルに順次書き込む。具体的には、時刻ｔ５ではＤａｔａ０がラッチされ、時刻ｔ６ではＤａｔａ１がラッチされ、時刻ｔ７ではＤａｔａ２がラッチされ、時刻ｔ８ではＤａｔａ３がラッチされる。

そして、これら各データのラッチや時刻ｔ５におけるライトコマンドの取得は、時刻ｔ４でクロック信号が基準クロックｃｌｋに切り換えられているため、その基準クロックｃｌｋに同期して確実に行われる。そして、書き込むべき全てのデータＤａｔａ０〜Ｄａｔａ３をラッチした後は、時刻ｔ９にてＳＤＲＡＭ制御部７２が選択信号ＳＥＬを再びLow レベルとすることにより、ＳＤＲＡＭ３３には変調クロックＳ−ｃｌｋが供給されるようになる。

尚、図５ではライト動作について説明したが、ＳＤＲＡＭ３３からデータを読み出すリード動作についても同様であり、ＳＤＲＡＭ３３におけるあらゆる動作状態において、制御・データアクセス時にはＳＤＲＡＭ３３への供給クロックを基準クロックＳ−ｃｌｋに切り換えるようにすることができる。

以上詳述した本実施形態のプリンタ１０によれば、ＳＤＲＡＭ３３は、制御・データアクセス時には基準クロックｃｌｋに同期して動作するため、制御信号を確実にラッチしてコマンドを解釈し、それに基づく動作を行うことができる。また、データの読み書きも確実に行うことができる。

一方、制御・データアクセス時以外は変調クロックＳ−ｃｌｋがＳＤＲＡＭ３３に供給されるため、その間は、基準クロックｃｌｋが供給される場合に比べて不要輻射ノイズが低減される。

よって、ＳＤＲＡＭ３３へ供給されるクロックに起因して生じる不要輻射ノイズの低減を図りつつ、ＳＤＲＡＭ３３を精度良く制御することが可能なプリンタ１０の提供が可能となる。

特に、本実施形態のプリンタ１０はカラー画像データに基づくカラー画像形成が可能に構成されたカラープリンタであるため、ＳＤＲＡＭ３３は大容量のものとなり、ＳＤＲＡＭ制御部７２からの制御信号やその制御信号に応じて読み書きされるデータ量も多くなるが、上記のように制御・データアクセス時にはＳＤＲＡＭ３３を基準クロックｃｌｋに同期して動作させるようにしているため、不要輻射ノイズの低減を図りつつ、大容量のカラー画像データを精度良く制御でき、高精度の印字（カラー画像印刷）結果を得ることが可能となる。

ここで、本実施形態の構成要素と本発明の構成要素の対応関係を明らかにする。本実施形態において、メモリ制御信号発生回路６１は本発明のメモリ制御手段に相当し、発振器３５は本発明の基準クロック生成手段に相当し、ＳＳＣＧ６２は本発明のクロック変調手段に相当し、選択回路６３は本発明の外部クロック選択手段に相当し、ＳＤＲＡＭ制御部７２は本発明の選択制御手段に相当する。

尚、本発明の実施の形態は、上記実施形態に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。
例えば、上記実施形態では、制御・データアクセス時（厳密には図５に示すように少なくとも制御信号・データをラッチするクロック立ち上がりタイミングを含む所定期間）にＳＤＲＡＭ３３へのクロック信号を変調クロックＳ−ｃｌｋから基準クロックｃｌｋに切り換えるようにしたが、これに限らず、例えば制御信号が出力されているときのみ基準クロックｃｌｋに切り換えるようにしてもよいし、また例えば、データの読み書きを行っているときのみ基準クロックｃｌｋに切り換えるようにしてもよい。

逆に、制御・データアクセス時はもちろん、例えば制御信号が出力されてからデータの出力（又は入力）が終わるまで継続して基準クロックｃｌｋに切り換えるなど、制御・データアクセス時以外であっても基準クロックｃｌｋを供給するようにしてもよい。より具体的には、例えば図５において、時刻ｔ３で一旦変調クロックＳ−ｃｌｋに戻しているが、この間も引き続き基準クロックｃｌｋとすることにより、時刻ｔ１〜ｔ９までの間は継続して基準クロックｃｌｋを供給するようにしてもよい。但し、不要輻射ノイズの低減効果を考慮すると、上記実施形態のように制御・データアクセス時のみ基準クロックｃｌｋに切り換えるのが好ましい。

また、上記実施形態では、変調クロックＳ−ｃｌｋを用いることによるセットアップ時間・ホールド時間の問題を解決するために、制御・データアクセス時には基準クロックｃｌｋに切り換えるようにしたが、基準クロックｃｌｋに切り換える代わりに、変調クロックＳ−ｃｌｋの周波数の占有幅を短くするようにしてもよい。

即ち、例えば上記実施形態のように変調クロックＳ−ｃｌｋの周波数幅が９９〜１０１ＭＨｚであるものに対し、ＳＤＲＡＭ３３における制御信号・データのラッチで実際に問題となるのは例えば周波数が９９〜９９．５ＭＨｚの間、或いは、１００．５〜１０１ＭＨｚの間であることも考えられる。言い換えれば、９９．５〜１００．５ＭＨｚの比較的狭い帯域で変調をかければＳＤＲＡＭ３３の動作に影響を及ぼさない場合も考えられるということである。そのような場合、制御・データアクセス時に変調クロックＳ−ｃｌｋの周波数幅を９９．５〜１００．５ＭＨｚに切り換えるようにすれば、変調クロックＳ−ｃｌｋであってもセットアップ時間・ホールド時間に関する問題は生じないことになる。

このように、制御・データアクセス時に変調クロックＳ−ｃｌｋの周波数幅を変化（狭帯域化）することによっても、上記実施形態と同様、ＳＤＲＡＭ３３を精度良く制御することが可能となる。しかも、周波数幅は狭帯域化するもののＳＤＲＡＭ３３には常に変調クロックＳ−ｃｌｋが供給されることになるため、不要輻射ノイズの低減効果は上記実施形態よりも大きくなる。

また、上記実施形態では、同期式メモリとしてＳＤＲＡＭ３３を例に挙げたが、ＳＤＲＡＭに限らず例えばＲａｍｂｕｓ（登録商標）仕様のＲ−ＤＲＡＭなどの種々の同期式ＤＲＡＭに適用できる。また、ＤＲＡＭだけでなく、様々な同期式メモリに対して適用することも可能である。例えば、キャッシュメモリなどで利用される同期式ＳＲＡＭ（ＳＳＲＡＭ）や、同期式ＲＯＭ（ＳＲＯＭ）などが挙げられる。

本実施形態のプリンタ全体の概略構成を示す説明図である。 本実施形態のネットワーク印刷システムの概略構成を示す説明図である。 メイン基板における各部品の実装状態の概略を示す説明図である。 本実施形態のプリンタにおけるＳＤＲＡＭ制御システムの概略構成を示す説明図である。 ライト動作時の制御例を示すタイムチャートである。 ＳＤＲＡＭにおけるクロックと制御信号との関係を説明するためのタイムチャートである。

符号の説明

１…感光体ベルト、２…帯電器、３…レーザ書込ユニット、５…第一現像器、６…第二現像器、７…第三現像器、８…第四現像器、９…中間転写ベルト、１０…プリンタ、１２…用紙トレイ、１４，１５…搬送ローラ、１６…転写ローラ、１７…定着器、３０…メイン基板、３１…ＣＰＵ、３２…ＲＯＭ、３２ａ〜３２ｄ…ＲＯＭチップ、３３…ＲＡＭ（ＳＤＲＡＭ）、３３ａ，３３ｂ…ＳＤＲＡＭモジュール、３４…ＡＳＩＣ、３５…発振器、３６…ＭＡＣチップ、３７…ネットワークＩ／Ｆ、３８…ＵＳＢ端子、４０…パソコン、５１…印字部、５２…操作部、５３…表示部、５６…ＣＰＵコア、５７…メモリＩ／Ｆ回路、５８…ＰＬＬ回路、６１…メモリ制御信号発生回路、６２…スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）、６３…選択回路、７１…ＣＰＵ命令解析部、７２…ＳＤＲＡＭ制御部、７６，７７，７８…ゲート回路、Ｌ１…ネットワーク伝送線、Ｌｃ１，Ｌｃ２…基準クロック供給ライン、Ｌｃ３…クロック供給ライン、Ｌｃｓ…メモリクロック供給ライン

Claims (12)

1. 外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って制御コマンドを出力するメモリ制御手段と、
   前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、
   を備え、前記外部クロックとして、前記クロック変調手段から出力された変調クロックが前記同期式メモリに供給されるよう構成されたメモリ制御装置であって、
   少なくとも、前記メモリ制御手段が前記同期式メモリへ前記制御コマンドを出力しているときは、前記同期式メモリへの外部クロックとして、前記変調クロックに代えて前記基準クロックを供給するよう構成されている
   ことを特徴とするメモリ制御装置。
2. 外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って該同期式メモリに記憶されているデータの読み出しを行うメモリ制御手段と、
   前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、
   を備え、前記外部クロックとして、前記クロック変調手段から出力された変調クロックが前記同期式メモリに供給されるよう構成されたメモリ制御装置であって、
   少なくとも、前記メモリ制御手段が前記同期式メモリに対する前記データの読み出しを行っているときは、前記同期式メモリへの外部クロックとして、前記変調クロックに代えて前記基準クロックを供給するよう構成されている
   ことを特徴とするメモリ制御装置。
3. 外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って制御コマンドを出力し、該同期式メモリに記憶されているデータの読み出しを行うメモリ制御手段と、
   前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、
   を備え、前記外部クロックとして、前記クロック変調手段から出力された変調クロックが前記同期式メモリに供給されるよう構成されたメモリ制御装置であって、
   少なくとも、前記メモリ制御手段が前記同期式メモリへ前記制御コマンドを出力しているとき、及び、前記同期式メモリに対する前記データの読み出しを行っているときは、前記同期式メモリへの外部クロックとして、前記変調クロックに代えて前記基準クロックを供給するよう構成されている
   ことを特徴とするメモリ制御装置。
4. 請求項２又は３記載のメモリ制御装置であって、
   前記同期式メモリは、データの書き込み及び読み出しが可能な同期式ＲＡＭであり、
   前記メモリ制御手段は、更に、ＣＰＵからの指示に従って前記同期式メモリへのデータの書き込みも行うよう構成され、
   前記メモリ制御手段が前記同期式メモリに対してデータの書き込みを行っているときは、前記同期式メモリへの外部クロックとして、前記変調クロックに代えて前記基準クロックを供給するよう構成されている
   ことを特徴とするメモリ制御装置。
5. 外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って制御コマンドを出力するメモリ制御手段と、
   前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、
   を備えたメモリ制御装置であって、
   前記変調クロックを前記外部クロックとして前記同期式メモリに供給するよう構成されると共に、入力される選択信号に応じて前記変調クロックに代えて前記基準クロックを前記外部クロックとして前記同期式メモリに供給するよう構成された外部クロック選択手段と、
   少なくとも、前記メモリ制御手段が前記同期式メモリへ前記制御コマンドを出力しているときに、前記基準クロックを外部クロックとして前記同期式メモリへ供給させるための前記選択信号を前記外部クロック選択手段へ出力する選択制御手段と、
   を備えたことを特徴とするメモリ制御装置。
6. 外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って該同期式メモリに記憶されているデータの読み出しを行うメモリ制御手段と、
   前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、
   を備えたメモリ制御装置であって、
   前記変調クロックを前記外部クロックとして前記同期式メモリに供給するよう構成されると共に、入力される選択信号に応じて前記変調クロックに代えて前記基準クロックを前記外部クロックとして前記同期式メモリに供給するよう構成された外部クロック選択手段と、
   少なくとも、前記メモリ制御手段が前記同期式メモリに対する前記データの読み出しを行っているときに、前記基準クロックを外部クロックとして前記同期式メモリへ供給させるための前記選択信号を前記外部クロック選択手段へ出力する選択制御手段と、
   を備えたことを特徴とするメモリ制御装置。
7. 外部クロックに同期して動作する同期式メモリに対し、ＣＰＵからの指示に従って制御コマンドを出力し、該同期式メモリに記憶されているデータの読み出しを行うメモリ制御手段と、
   前記メモリ制御手段の動作の基準となる所定周波数の基準クロックを生成する基準クロック生成手段と、
   前記基準クロック生成手段が生成した基準クロックの周波数を、該基準クロックの周波数を含む所定の周波数帯域内で変調して変調クロックとして出力するクロック変調手段と、
   を備えたメモリ制御装置であって、
   前記変調クロックを前記外部クロックとして前記同期式メモリに供給するよう構成されると共に、入力される選択信号に応じて前記変調クロックに代えて前記基準クロックを前記外部クロックとして前記同期式メモリに供給するよう構成された外部クロック選択手段と、
   少なくとも、前記メモリ制御手段が前記同期式メモリへ前記制御コマンドを出力しているとき、及び、前記同期式メモリに対する前記データの読み出しを行っているときに、前記基準クロックを外部クロックとして前記同期式メモリへ供給させるための前記選択信号を前記外部クロック選択手段へ出力する選択制御手段と、
   を備えたことを特徴とするメモリ制御装置。
8. 請求項６又は７記載のメモリ制御装置であって、
   前記同期式メモリは、データの書き込み及び読み出しが可能な同期式ＲＡＭであり、
   前記メモリ制御手段は、更に、ＣＰＵからの指示に従って前記同期式メモリへのデータの書き込みも行うよう構成され、
   前記選択制御手段は、前記メモリ制御手段が前記同期式メモリに対してデータの書き込みを行っているときは、前記基準クロックを前記外部クロックとして前記同期式メモリへ供給させるための前記選択信号を前記外部クロック選択手段へ出力する
   ことを特徴とするメモリ制御装置。
9. 請求項１〜８いずれかに記載のメモリ制御装置であって、
   前記ＣＰＵは動作用クロックとして前記基準クロックを使用することを特徴とするメモリ制御装置。
10. 請求項１〜９いずれかに記載のメモリ制御装置であって、
    前記同期式メモリは同期式ＤＲＡＭであり、
    前記メモリ制御手段は、ＣＰＵからの指示に従って前記同期式ＤＲＡＭに対するデータの書き込み及び読み出しを行う
    ことを特徴とするメモリ制御装置。
11. 請求項４，８又は１０のいずれかに記載のメモリ制御装置と、
    外部から画像データを入力するための入力手段と、
    少なくとも前記画像データが、前記メモリ制御手段によって書き込まれる前記同期式ＲＡＭと、
    前記同期式ＲＡＭに書き込まれた画像データに基づく画像を印字媒体に印字する印字手段と、
    を備えたことを特徴とする画像形成装置。
12. 前記画像データはカラー画像データであることを特徴とする請求項１１記載の画像形成装置。

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