JP2000251464A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリにアクセスしない時は入力クロックの
周波数を下げて消費電力を削減しつつ、かつクロック切
り替え後の最初の読み出し遅延を短縮する。 【解決手段】 半導体回路１００において、第１のクロ
ックＳ１０５と第１のクロックＳ１０５より周波数の小
さい第２のクロックＳ１０６とを入力し、選択器１０９
にて、書き込み制御信号Ｓ１０３または読み出し制御信
号Ｓ１０４がアクティブになった時、または書き込み制
御信号Ｓ１０３または読み出し制御信号Ｓ１０４がアク
ティブになるより少なくとも第１のクロックＳ１０６で
１クロック分以上早くアクティブになる第３の制御信号
Ｓ１１１がアクティブになった時に、メモリ部１００の
動作に用いるクロック入力信号Ｓ１０９を第２のクロッ
クＳ１０６から第１のクロックＳ１０５に切り換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリの消費電力
を削減するためにメモリに書き込み読み出しアクセスを
行なってない時はクロックの周波数を低くする半導体回
路において、低い周波数から高い周波数に戻す時に、最
初の読み出しデータの読み出し遅延時間を小さくし、第
２回目以降の読み出し遅延時間に近づける技術に関す
る。

【０００２】

【従来の技術】近年、メモリ回路の低消費電力化のため
に様々な技術が開発されており、その１つとして、メモ
リにアクセスしない時は、アクセスしている時に比べク
ロックの周波数を落すあるいは止めるというということ
が行われている。図６は、その技術を適用した従来のメ
モリ回路の回路図である。以下、各ブロックについて説
明する。

【０００３】６００は、従来の半導体記憶装置本体であ
る。

【０００４】６０１は、データ入力端子であり、データ
Ｓ６０１、すなわちメモリ部６１０に書き込むデータを
入力する端子である。

【０００５】６０２は、アドレス入力端子であり、アド
レスＳ６０２、すなわちメモリ部６１０にデータＳ６１
０を書き込む時、およびメモリ部６１０から出力データ
Ｓ６１０を読み出す時のアドレス信号を入力する端子で
ある。

【０００６】６０３は、ライトイネーブル入力端子で、
ライトイネーブル信号Ｓ６０３、すなわちメモリ部６１
０にデータＳ６０１を書き込むときにアクティブになる
信号を入力する端子である。

【０００７】６０４は、リードイネーブル信号入力端子
で、リードイネーブル信号Ｓ６０４、すなわちメモリ部
６１０から出力データＳ６１０を読み出す時にアクティ
ブになる信号を入力する端子である。

【０００８】６０５は、第１のクロック入力端子で、第
１のクロックＳ６０５、すなわちメモリ部６１０を通常
の状態で使うときに用いるクロックを入力する端子であ
る。

【０００９】６０６は、第２のクロック入力端子で、第
２のクロックＳ６０６、すなわちメモリ部６１０に書き
込み読み出しのアクセスを行なっていないときに用いる
クロックを入力する端子である。なお、第２のクロック
の周波数は、第１のクロックの周波数より通常小さい。

【００１０】６０７は、出力データＳ６１０、すなわち
メモリ６１０から読み出したデータを出力する出力端子
である。

【００１１】６０８は、ＯＲゲートで、ライトイネーブ
ル信号Ｓ６０３とリードイネーブル信号Ｓ６０４の論理
和を取り、クロック選択信号Ｓ６０８を生成する。すな
わち、書き込みまたは読み出しの一方が行われていれば
第１のクロックを選択し、そのどちらも行われていなけ
れば第２のクロックを選択する信号を生成する。

【００１２】６０９は選択器で、クロック選択信号Ｓ６
０８を入力し、その制御によりメモリ部６１０にデータ
の書き込み読み出しを行なっているときは第１のクロッ
クＳ６０５を選択し、そのどちらも行なっていないとき
は第２のクロックＳ６０６を選択する。

【００１３】６１０は、メモリ部で、この部分にデータ
の書き込みと読み出しが行われる。このメモリ部６１０
は、そのクロック入力信号であるＳ６０９の立ち上がり
エッジをトリガとして内部でプリチャージが行われ、Ｓ
６０９の立ち下がりエッジをトリガとしてディスチャー
ジが行われる。ここでいうプリチャージとは、読み出し
ビット線の電圧を電源電圧近くまで引き上げることであ
り、ディスチャージとは、プリチャージされた読み出し
ビット線の電圧を放電し元の電位まで戻すことである。

【００１４】以上のように構成されたメモリ回路におい
て、その動作を説明する。図７は図６に示す従来のメモ
リ回路６００の動作を示すタイミング図である。

【００１５】時刻Ｔ７０は、初期状態である。メモリ回
路６００には第２のクロックＳ６０６が入力され、第２
のクロックは第１のクロックより周波数が低く、プリチ
ャージとディスチャージの回数が第１のクロックを使用
するときに比べて単位時間当たり少なく、この結果とし
て消費電力が小さくなっている。

【００１６】時刻Ｔ７１で、リードイネーブルＳ６０４
がＨになり、メモリ６１０からの読み出しが行われる。
メモリ６１０に入力するクロックは第１のクロックＳ６
０５に切り換わる。アドレスＳ６０２は、メモリ６１０
から読み出すべきデータが格納されているアドレスを与
える。

【００１７】時刻Ｔ７２で、データＳ６１０が出力され
始める。時刻Ｔ７１から時刻Ｔ７２までの遅延時間Ｄ７
０は、第２のクロックＳ６０６の周波数によって規定さ
れるものであり、第２のクロックＳ６０６の周波数が小
さければ遅延時間Ｄ７０は長くなる。なぜなら、第２の
クロックＳ６０６によってプリチャージとディスチャー
ジを繰り返しているが、プリチャージを開始してからデ
ィスチャージを開始するまでの時間が、第一のクロック
を使用するときに比べて長く、過度の充電が行なわれ
る。一般的に良く知られているが、このように過度の充
電が行われるとデータが出力されるまでの遅延時間は長
くなる。このため、遅延時間Ｄ７０は、直前に使用した
クロックの周波数、いいかえれば直前にプリチャージを
行った時間によって規程されることになる。

【００１８】時刻Ｔ７３で、次の読み出しデータのアド
レスが指示される。

【００１９】時刻Ｔ７４で、時刻Ｔ７３で指定されたア
ドレスのデータが出力データＳ６１０として出力され
る。時刻Ｔ７３から時刻Ｔ７４までの遅延時間Ｄ７１
は、Ｄ７０に比べ短い。なぜならば、第1のクロックＳ
６０５の周期が短いため、メモリ６１０に過度のプリチ
ャージが行われず、メモリ６１０からのデータ読み出し
が、すばやく行われるからである。

【００２０】時刻Ｔ７４以降は、メモリ６１０からのデ
ータ読み出しが終わるまで時刻Ｔ７３から時刻Ｔ７４ま
でのサイクルが繰り返される。

【００２１】

【発明が解決しようとする課題】しかしながら、以上の
説明で示すように、遅延時間Ｄ７０、すなわちメモリ６
１０に入力するクロックが遅いものから早いものに切り
換わった直後のメモリ読み出しに要する遅延時間は、遅
延時間Ｄ７１、すなわち早いクロックで読み出す場合に
要する遅延時間より大きいため、場合によっては、出力
データＳ６１０が後段の処理に間に合わない場合がある
という課題があった。

【００２２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の半導体記憶装置は、記憶
部にデータの書き込みまたは読み出しを行なう時に用い
る第１のクロックと、前記記憶部にデータの書き込みま
たは読み出しを行なわない時に用いる前記第１のクロッ
クより周波数の小さい第２のクロックと、前記記憶部に
データの書き込みまたは読み出しを行なう時刻の少なく
とも前記第１のクロックの半サイクル以上前にアクティ
ブになる制御信号とを入力し、前記制御信号がアクティ
ブになったならば前記第１のクロックを前記記憶部を動
作させるクロックとするものである。

【００２３】また、上記課題を解決するために、本発明
の請求項２に記載の半導体記憶装置は、記憶部にデータ
の書き込みまたは読み出しを行なう時に用いる第１のク
ロックと、前記記憶部にデータの書き込みまたは読み出
しを行なわない時に用いる前記第１のクロックより周波
数の小さい第２のクロックと、前記記憶部にデータの書
き込みまたは読み出しを行なう時刻の少なくとも前記第
１のクロックの１サイクル以上前に前記記憶部に任意の
データ書き込みまたは読み出しを行なうものである。

【００２４】また、上記課題を解決するために、本発明
の請求項３に記載の半導体記憶装置は、記憶部にデータ
の書き込みまたは読み出しを行なう時に用いる第１のク
ロックと、前記記憶部にデータの書き込みまたは読み出
しを行なわない時に用いる前記第１のクロックより周波
数の小さい第２のクロックと、前記記憶部にリセット解
除を行なう時刻の少なくとも前記第１のクロックの半サ
イクル以上前にアクティブになる制御信号とを入力し、
前記制御信号がアクティブになったならば前記第１のク
ロックを前記記憶部を動作させるクロックとするもので
ある。

【００２５】請求項１〜３記載の半導体記憶装置の構成
により、記憶部を動作させるクロックの周波数を遅いも
のから速いものに切り換えた時に、最初の読み出しデー
タの遅延時間を短縮し、それ以降の読み出しデータの遅
延時間に近づけることができ、次段のタイミング設計を
行いやすくなる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１から図５を用いて説明する。

【００２７】（実施の形態１）図１は、本発明の実施の
形態１に係わる半導体記憶装置のブロック図である。図
１に示す１００から１０７、１０９，１１０は従来技術
において示した６００から６０７，６０９，６１０にそ
れぞれ対応するため、説明を省略する。

【００２８】１１１は、制御信号入力Ｓ１１１、すなわ
ちクロック選択信号Ｓ１０８を生成するための第３の制
御入力信号を入力する端子である。この信号Ｓ１１１
は、たとえば、上記メモリ１００をアクセスするための
アドレスＳ１０２を発生したり、読み出し制御信号Ｓ１
０４や書き込み制御信号Ｓ１０３を発生したりするたと
えばコントローラのようなもの（以下コントローラと称
す）により制御される信号である。

【００２９】１０８は、ＯＲゲートで、ライトイネーブ
ル信号Ｓ１０３とリードイネーブル信号Ｓ１０４および
クロック選択信号Ｓ１０８を生成するための第３の制御
入力信号Ｓ１１１の論理和を取り、クロック選択信号Ｓ
１０８を生成する。すなわち、第３の制御信号Ｓ１１１
がＨか、もしくは書き込みまたは読み出しの一方が行わ
れていれば第１のクロックを選択し、これらのどれもイ
ネーブルでなければ第２のクロックを選択する信号を生
成する。

【００３０】外部に設けたコントローラがメモリ１００
にアクセスしないときには、制御信号Ｓ１１１は、クロ
ック選択信号Ｓ１０８が第２のクロックを選択するよう
な信号を発生するよう入力する。次に、外部に設けたコ
ントローラがメモリ１００にアクセスしようとしている
ときには、その直前に上記制御信号入力Ｓ１１１をクロ
ック選択信号Ｓ１０８が第１のクロックを選択するよう
な信号を発生するように切り替える。また、外部に設け
たコントローラがメモリ１００にアクセスし終わった時
には、直ちに信号Ｓ１１１を、クロック選択信号Ｓ１０
８が第２のクロックを選択するように信号入力を切り替
える。

【００３１】図２は図１に示す発明の実施の形態１の動
作を示すタイミング図である。

【００３２】時刻Ｔ１０は、初期状態である。信号Ｓ１
１１はＬが与えられているために、メモリ回路１００に
は第２のクロックＳ１０６が入力され、第２のクロック
は第１のクロックより周波数が低く、消費電力が小さく
なっている。

【００３３】外部に設けたコントローラがメモリ１００
に読みだしアクセスをする時刻Ｔ１１の直前である時刻
Ｔ１７において、外部に設けたコントローラは信号Ｓ１
１１をＨに切り替える。これによりＯＲゲートにて構成
された１０８においてクロック選択信号Ｓ１０８がＨと
なる。このクロック選択信号Ｓ１０８により、選択器１
０９では、第１のクロックＳ１０５に基づいたメモリ部
１１０に与えるクロックＳ１０９を生成する。時刻Ｔ１
７から時刻Ｔ１１までの間に与えられるクロック信号Ｓ
１０９によってメモリ部１１０では放電が行われる。こ
れにより、時刻Ｔ１１においてメモリ部１１０は過度の
充電が行われることなくアクセスされ、時刻Ｔ１２にお
いて出力データＳ１１０を得る。この時刻Ｔ１１から時
刻Ｔ１２までの遅延時間Ｄ１０は、従来技術のＤ７１、
Ｄ７２などと同じ時間であり、Ｄ７０よりは短い。ま
た、同様に時刻Ｔ１３における読み出しアクセスにおい
ても時刻Ｔ１４にて読み出しデータＳ１１０を得、この
遅延時間Ｄ１１もＤ１０と同じくＤ７０よりは短い時間
となる。

【００３４】上記の構成をとることにより、アクセスす
る時刻に関係なく遅延時間を同一にすることができ、上
記メモリ部１１０の読み出しデータであるＳ１１０を使
う後段の処理において、従来技術における遅延時間Ｄ７
０よりも短い遅延時間であるＤ１０に基づいて設計を行
うことができる。

【００３５】（実施の形態２）図３は、実施の形態２に
係わる半導体記憶装置の動作を示すタイミング図であ
る。

【００３６】時刻Ｔ３０は、初期状態である。メモリ回
路１００には第２のクロックＳ１０６が入力され、第２
のクロックＳ１０６は第１のクロックＳ１０５より周波
数が低く、消費電力が小さくなっている。

【００３７】ここで、外部に設けたコントローラが、ア
ドレスｎに読み出しアクセスし対応するデータＱｎを得
ようとしている状態について説明する。外部に設けたコ
ントローラは、アドレスｎに読み出しアクセスをしよう
とする直前に、アドレスｍに読み出しアクセスをするよ
うにプログラムされている。すなわち、時刻Ｔ３１にお
いて外部に設けたコントローラからは、アドレスｍが端
子１０２に与えられる。また、読み出しアクセスである
ので従来技術の説明と同様にアウトプットイネーブルＳ
１０４がＨになり、メモリ１１０はアドレスｍに対応す
るデータＱｍを信号Ｓ１１０に出力する。ところが、こ
の時コントローラが読み出しアクセスする必要があるの
は、アドレスｎであり、アドレスｍのデータは、不必要
である。したがって、このアドレスｍに対応するデータ
Ｑｍは、読み出しアクセスにより出てきたままコントロ
ーラに有効データとして取り込まれることなくして、捨
てられる。以下、この動作をデータの空読みと称す。

【００３８】次に、時刻Ｔ３３において、外部に設けた
コントローラは、所望のアドレスｎを端子１０２に与
え、読み出しアクセスを行う。データＳ１１０に Ｑｎ
が出てくるまでの遅延時間Ｄ３１は、従来技術の説明に
おけるＤ７１あるいは、実施の形態１における遅延時間
Ｄ１０などの時間と同じであり、Ｄ７０よりも短い時間
となる。

【００３９】このように空読み動作を行うようにプログ
ラムすることにより、従来技術の説明にて問題となって
いた、有効アドレスにて読み出しアクセスを行う時刻Ｔ
３３におけるアクセス時のデータＳ１１０が出力される
までの遅延時間Ｄ３１は、Ｄ３２と同じ時間とすること
ができ、上記メモリ部１１０の読み出しデータであるＳ
１１０を使う後段の処理において、従来技術における遅
延時間Ｄ７０よりも短い遅延時間であるＤ１０に基づい
て設計を行うことができる。

【００４０】上記の説明では、アドレスｍとｎとはあた
かも別のアドレスを与えるかの様に説明したが、これ
は、同じアドレスであってもよいことは言うまでもな
い。

【００４１】（実施の形態３）図４は、本発明実施の形
態３に係わる半導体記憶装置のブロック図である。図４
に示す４００から４１０は、実施の形態１において示し
た１００から１１０にそれぞれ対応するため、説明を省
略する。

【００４２】４１２は、リセット信号生成用入力端子で
あり、リセット信号生成用信号Ｓ４１２、すなわちフリ
ップフロップ４１３のＤ端子に入力される信号を入力す
る端子である。

【００４３】４１３は、Ｄ型フリップフロップであり、
リセット信号生成用信号Ｓ４１２がＤ入力に接続され、
第１のクロックであるＳ４０５がクロック端子に接続さ
れている。

【００４４】４１４は、外部リセット信号出力端子であ
り、外部リセット信号Ｓ４１３、すなわちリセット生成
用信号Ｓ４１２がフリップフロップ４１３において、第
１のクロックＳ４０５によって１クロック正規化された
信号を出力する端子である。この外部リセット信号Ｓ４
１３によってメモリ回路本体４００以外の部分はリセッ
トされるものとする。

【００４５】図５は図４に示す発明の実施の形態３のメ
モリ回路４００の動作を示すタイミング図である。

【００４６】メモリ部４１０の中には、外部に設けたコ
ントローラが、リセット状態解除後最初に実行すべきプ
ログラムが格納されている。

【００４７】時刻Ｔ５０は、リセット状態であり、選択
器４０９の出力であるメモリ部４１０のクロックＳ４０
９は、第２のクロックが供給されている。

【００４８】時刻Ｔ５７においてリセット信号生成用信
号Ｓ４１２がＨに変化する。これによりＯＲ回路４０８
を通して選択器４０９の出力であるメモリ部４１０のク
ロックＳ４０９は、第１のクロックに切り替わる。この
時刻Ｔ５７から時刻Ｔ５１までの間に与えられるクロッ
ク信号Ｓ４０９によってメモリ部４１０では放電が行わ
れ、過度の充電状態から初期状態に戻される。

【００４９】次に、時刻Ｔ５１において外部リセット信
号Ｓ４１３が、同様にＬからＨとなり、メモリ回路４０
０以外の部分たとえば外部コントローラなども、リセッ
ト状態から開放される。これにより、外部に設けたコン
トローラは最初に実行すべきプログラムが格納されてい
るメモリ部４１０に対して読み出しアクセスを開始す
る。この時刻Ｔ５１の１クロック先である時刻Ｔ５７に
おいて第２のクロックＳ４０６から第１のクロックＳ４
０５に切り替わり、この第１のクロックＳ４０５により
ディスチャージが行われているので、時刻Ｔ５１におい
てメモリ部４１０は過度の充電が行われることなくアク
セスされ、時刻Ｔ５２において出力データＳ４１０を得
る。この時刻Ｔ５１から時刻Ｔ５２までの遅延時間Ｄ５
０は、従来技術の項で説明したＤ７１、Ｄ７２などと同
じくＤ７０よりも短い時間となる。また、同様に時刻Ｔ
５３における読み出しアクセスにおいても時刻Ｔ５４に
て読み出しデータＳ４１０を得、この遅延時間Ｄ５１も
Ｄ５０と同じくＤ７０よりも短い時間となる。

【００５０】上記の構成をとることにより、リセット時
間の長さに関係なく、リセット解除後に最初に実行すべ
きプログラムを読み込む動作においてもその他のプログ
ラムデータを読むときと同じ遅延時間でもって読み出し
アクセスを行うことができる。このため、上記メモリ部
４１０の読み出しデータであるＳ４１０を使う後段の処
理において、従来技術における遅延時間Ｄ７０よりも短
い遅延時間であるＤ５０に基づいて設計を行うことがで
きる。

【００５１】本実施の形態３では、リセット信号の極性
をＬ，解除の極性をＨとしたが、リセット信号の極性が
逆であっても、インバータを挿入し極性を反転すること
で容易に回路を構成できることは言うまでもない。

【００５２】また、実施の形態１、２、３の中では、そ
れぞれメモリ部にはＲＡＭを使い説明したが、このメモ
リ部がＲＯＭやフラッシュＲＯＭなどのプリチャージと
ディスチャージを利用するメモリで構成されていても同
様であることは、言うまでもない。

【００５３】なお、以上の説明では、制御信号を速い方
のクロックで１サイクル前でアクティブになる例を用い
て説明したが、半サイクルであっても同様の効果が得ら
れる。

【００５４】

【発明の効果】すなわち、本願に記載の発明により、記
憶部を動作させるクロックの周波数を遅いものから速い
ものに切り換えた時に、最初の読み出しデータの遅延時
間を短縮し、それ以降の読み出しデータの遅延時間に近
づけることができ、次段のタイミング設計を行いやすく
なるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係わる半導体記憶装置
のブロック図

【図２】本発明の実施の形態１に係わる半導体記憶装置
の動作を示すタイミング図

【図３】本発明の実施の形態２に係わる半導体記憶装置
の動作を示すタイミング図

【図４】本発明の実施の形態３に係わる半導体記憶装置
のブロック図

【図５】本発明の実施の形態３に係わる半導体記憶装置
の動作を示すタイミング図

【図６】従来の技術による半導体記憶装置のブロック図

【図７】従来の技術による半導体記憶装置の動作を示す
タイミング図

【符号の説明】

１００ 半導体記憶装置本体 １０１ データ入力端子 １０２ アドレス入力端子 １０３ ライトイネーブル信号入力端子 １０４ リードイネーブル信号入力端子 １０５ 第１のクロック入力端子 １０６ 第２のクロック入力端子 １０７ 出力端子 １０８ ＯＲゲート １０９ 選択器 １１０ メモリ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 難波 剛 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平野 雄久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ03 KB84 NN03

Claims (3)

【特許請求の範囲】
1. 【請求項１】 記憶部にデータの書き込みまたは読み出
   しを行なう時に用いる第１のクロックと、 前記記憶部にデータの書き込みまたは読み出しを行なわ
   ない時に用いる前記第１のクロックより周波数の小さい
   第２のクロックと、 前記記憶部にデータの書き込みまたは読み出しを行なう
   時刻の少なくとも前記第１のクロックの半サイクル以上
   前にアクティブになる制御信号とを入力し、 前記制御信号がアクティブになったならば前記第１のク
   ロックを前記記憶部を動作させるクロックとすることを
   特徴とする半導体記憶装置。
2. 【請求項２】 記憶部にデータの書き込みまたは読み出
   しを行なう時に用いる第１のクロックと、 前記記憶部にデータの書き込みまたは読み出しを行なわ
   ない時に用いる前記第１のクロックより周波数の小さい
   第２のクロックと、 前記記憶部にデータの書き込みまたは読み出しを行なう
   時刻の少なくとも前記第１のクロックの１サイクル以上
   前に前記記憶部に任意のデータ書き込みまたは読み出し
   を行なうことを特徴とする半導体記憶装置。
3. 【請求項３】 記憶部にデータの書き込みまたは読み出
   しを行なう時に用いる第１のクロックと、 前記記憶部にデータの書き込みまたは読み出しを行なわ
   ない時に用いる前記第１のクロックより周波数の小さい
   第２のクロックと、 前記記憶部にリセット解除を行なう時刻の少なくとも前
   記第１のクロックの半サイクル以上前にアクティブにな
   る制御信号とを入力し、 前記制御信号がアクティブになったならば前記第１のク
   ロックを前記記憶部を動作させるクロックとすることを
   特徴とする半導体記憶装置。