JP2002334592A - 内部カウンタを複数備えた半導体記憶装置、及び不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度の異なる複数の動作モードを有する
半導体記憶装置において、アドレスを順次発生させて行
う連続動作の動作性能を向上させること 【解決手段】 第１アドレスカウンタ６と第２アドレス
カウンタ８との２つのアドレスカウンタを有する。そし
て、第１及び第２アドレスカウンタ６、８の各々のカウ
ンタ値を管理する第１及び第２制御カウンタ２、４とし
て２つの制御カウンタを有しており、第１及び第２制御
カウンタ２、４の出力が各々、第１及び第２アドレスカ
ウンタ６、８に入力されて出力すべきアドレス数を管理
している。２組のアドレスカウンタと制御カウンタを備
えて、読み出し、書き込み、消去等の異なる動作モード
の各々に対応して発生すべきアドレス数の管理とアドレ
ス値の順次発生が可能な構成となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作速度の異なる
複数の動作モードを有する半導体記憶装置に関するもの
であり、特に、異なる動作モード間でアドレスを順次発
生させて連続動作を行う半導体記憶装置、及び不揮発性
半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、高速な読み出し動作と、フローテ
ィングゲートへの電荷の注入・放出という物性的な動作
を伴う読み出し動作に比して長い所要時間を要する書き
込み・消去動作との、動作速度の大きく異なる複数の動
作モードを有する半導体記憶装置として、フラッシュメ
モリに代表される不揮発性半導体記憶装置が普及してき
ており、携帯機器分野を中心に利用されている。

【０００３】従来よりフラッシュメモリは、携帯機器に
おける動作条件の記憶やユーザーの覚えとしての簡易情
報の記憶等の比較的小容量の情報記憶デバイスとして使
用されてきた。このため、読み出し・書き込み動作につ
いては、外部から与えられた１つのアドレスに対応する
１つのメモリセルに対してデータを入出力する単一動作
であり、非同期式のスタティックラム（以下、ＳＲＡ
Ｍ）と互換性のある動作仕様で設計されている。消去動
作については、１周期で複数のメモリセルを消去するこ
とができるが、各周期については読み出し・書き込み動
作と同様に非同期で動作する。

【０００４】一方、近年の携帯機器分野では、例えば、
携帯電話における画像情報の送受信等、より多くの情報
を高速に扱うことが要求されてきており、携帯機器シス
テムにおいてもシステムクロックに同期して動作するシ
ンクロナスダイナミックランダムアクセスメモリ（以
下、ＳＤＲＡＭ）との親和性を有する仕様が検討されて
いる。これに伴い、フラッシュメモリについてもＳＤＲ
ＡＭを使用するシステム構成との互換性を有するいわゆ
るバースト動作等の連続的にアドレスを変化させる動作
モードが求められ、同期式のフラッシュメモリが必要と
されてきている。

【０００５】ここで、同期式のフラッシュメモリを設計
する場合、ＳＤＲＡＭにおける回路構成を利用すること
が考えられる。即ち、外部から取り込んだアドレスをス
タートアドレスとして、システムクロックに同期してア
ドレス値をカウントアップするアドレスカウンタ、及び
バースト値をカウントする制御カウンタ等を備えること
が考えられる。

【０００６】

【発明が解決しようとする課題】しかしながら、フラッ
シュメモリでは、読み出し動作が回路構成上の電気的な
伝搬遅延により動作速度が決定される。これに対して、
書き込み動作は高電界印加に伴うアバランシェブレーク
ダウンという物理現象によりメモリセルのフローティン
グゲートに電荷を注入してデータを書き込むため電気的
な動作速度に比して多大な時間を必要とする。また消去
動作は同じく高電界印加に伴うトンネリングという物理
現象によりメモリセルのフローティングゲートから電荷
を放出してデータを消去するため電気的な動作速度に比
して多大な時間を必要とする。各々の動作モードが異な
るメカニズムにより行われるため、動作速度は各動作モ
ードで異なることとなる。例えば、富士通株式会社製の
フラッシュメモリＭＢＭ２９ＬＶ８００ＴＡ／ＢＡ−７
０では、読み出し動作については、アドレスアクセスタ
イム（ｔＡＣＣ）として最大値７０ｎｓｅｃとなるのに
対して、書き込み時間としてプログラム継続時間（ｔＷ
ＨＷＨ１）は標準値８μｓｅｃとなり、消去時間として
セクタイレーズ継続時間（ｔＷＨＷＨ２）は標準値１ｓ
ｅｃとなり、３つの動作モードの各々において動作速度
が大きく異なっている。このため、読み出しと書き込み
との２つの動作モードしかなく、しかも両動作モードの
動作速度が共に回路構成上の電気的な伝搬遅延により決
定するため同等の速度となるＳＤＲＡＭに比して、少な
くとも３つの動作モードが存在し、且つ各々の動作モー
ドが異なるメカニズムにより行われるフラッシュメモリ
においては、ＳＤＲＡＭにおける回路構成を利用するこ
とでは各動作モードにおいて、また動作モード間で最適
な動作を実現することができず問題である。

【０００７】上記の問題点を図６に示すフラッシュメモ
リにおけるバースト動作のタイミングチャートに基づき
説明する。図６では、バースト長が２で、書き込み（プ
ログラム）のレイテンシが０、読み出し（リード）のレ
イテンシが２の設定にあるバースト動作例を示してい
る。外部クロック信号ＣＬＫに同期して、バンクアドレ
ス（バンクＡｄｄ．）により指定されたバンクＡに対し
て、外部アドレス（外部Ａｄｄ．）ＰＡ０を基準アドレ
スとした書き込み（プログラム）コマンドＰＧＭが受け
付けられる。更に外部クロック信号ＣＬＫに同期して２
ビットの書き込み（プログラム）データＤ０、Ｄ１が外
部クロック信号ＣＬＫの周期毎に入力される。書き込み
（プログラム）コマンドＰＧＭを入力するクロック信号
ＣＬＫの周期において、外部アドレスＰＡ０が内部アド
レス（内部Ａｄｄ．）としてアドレスカウンタに設定さ
れる。この内部アドレス（内部Ａｄｄ．）に基づきアド
レスＰＡ０にデータＤ０の書き込み（プログラム）が開
始される。書き込み（プログラム）動作は、前述したよ
うに所定の物理現象に従い行われるので、正しく書き込
まれたことを確認するベリファイ動作を含め長時間を要
する。この時間の後アドレスカウンタがインクリメント
し新たなアドレスＰＡ１に対してデータＤ１の書き込み
（プログラム）が開始される。

【０００８】この書き込み（プログラム）動作中である
時刻ｔ０において、外部クロック信号ＣＬＫに同期して
バンクアドレス（バンクＡｄｄ．）により指定されたバ
ンクＢに対して外部アドレス（外部Ａｄｄ．）ＲＡ０を
基準アドレスとした読み出し（リード）コマンドＲＥＡ
Ｄが受け付けられてバースト読み出し（リード）動作が
開始される場合を考える。読み出し（リード）動作は回
路構成上の電気的な伝搬遅延により動作速度が決定され
るので、ＳＤＲＡＭと同様の動作によりデータの出力を
することができる。しかしながら、読み出し（リード）
動作の周期に比して書き込み（プログラム）動作の周期
が長く、両動作の動作周期が極端に異なるので、従来の
ＳＤＲＡＭにおけるバースト動作のように１つのアドレ
スカウンタを書き込み（プログラム）動作と読み出し
（リード）動作とのそれぞれにおいて順次共有して使用
することはできない。即ち、時刻ｔ０においてはアドレ
スＰＡ１への書き込み（プログラム）動作は完了してい
ないので、バースト読み出し（リード）動作を割り込ま
せる場合には、アドレスカウンタにおけるアドレスの競
合を避けるため、書き込み（プログラム）動作を一時停
止させ、読み出し（リード）動作の終了後に再開すると
いう制御が必要となってしまう。具体的には、一時停止
に際して、書き込み（プログラム）動作の停止動作、書
き込み（プログラム）アドレスのアドレスカウンタから
の待避及び保持動作、制御カウンタが管理しているバー
スト値の待避及び保持動作、バースト読み出し（リー
ド）動作における基準アドレスのアドレスカウンタへの
取り込み動作、バースト読み出し（リード）時のバース
ト値の制御カウンタへの設定動作等が必要となり問題で
ある。また再開動作に際しても同様に、読み出し（リー
ド）動作の完了検出、待避保持された書き込み（プログ
ラム）アドレスのアドレスカウンタへの取り込み動作、
待避保持されたバースト値の制御カウンタへの取り込み
動作等の複雑多岐にわたる制御が必要となり問題であ
る。

【０００９】加えて、読み出し（リード）動作と書き込
み（プログラム）動作との動作周期の違いに伴い、アド
レスカウンタのカウント周期を切り替える必要があり、
カウントアップのタイミング発生回路等の切り替え制御
も同時に行わなければならず制御の複雑化を招き問題で
ある。

【００１０】一時停止時においては、一連の複雑な制御
とアドレスカウンタのカウント周期の切り替え制御があ
るため、切り替え後の動作開始には所定の遅延時間を必
要とする（図６中、）。従って、割り込み後の基準ア
ドレスＲＡ０における読み出し（リード）動作を確実に
行うためには、読み出し（リード）動作時間に加えて基
準アドレスＲＡ０の設定に至るまでの遅延時間を加算し
た時間を動作周期とする必要がある。また再開動作にお
いても、一連の複雑な制御とアドレスカウンタのカウン
ト周期の切り替え制御があるため、切り替え後の動作開
始には所定の遅延時間を必要とする（図６中、）。従
って、所定の遅延時間を加算した時間を動作周期とする
必要がある。遅延時間が加算されてしまう結果、動作モ
ードの割り込み時の動作周期に律速されて高速応答性が
妨げられてしまい問題である。

【００１１】尚、上記の説明では、書き込み（プログラ
ム）動作中に読み出し（リード）動作が割り込んだ場合
を例にとり説明したが、読み出し（リード）動作、書き
込み（プログラム）動作、及び消去動作の何れの組み合
わせにおいても、各動作周期が異なることから同様の複
雑な制御が必要となり、高速応答性が妨げられることは
同様である。

【００１２】本発明は前記従来技術の問題点を解消する
ためになされたものであり、動作速度の異なる複数の動
作モードを有する半導体記憶装置において、異なる動作
モード間でアドレスを順次発生させて行う連続動作の動
作性能を向上させることを目的としており、詳細には、
ＳＤＲＡＭの動作性能と同等の動作性能を有する同期式
の不揮発性半導体記憶装置を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置は、第１周期で動作
する第１動作モードと、第１周期より遅い第２周期で動
作する第２動作モードとを備える半導体記憶装置におい
て、第１動作モード時にアドレスを生成する第１アドレ
スカウンタと、第２動作モード時にアドレスを生成する
第２アドレスカウンタとを備えることを特徴とする。

【００１４】請求項１の半導体記憶装置では、第１動作
モードにおいては第１アドレスカウンタにより第１周期
でアドレスを生成し、第２動作モードにおいては第２ア
ドレスカウンタにより第２周期でアドレスを生成する。
この場合、第１周期に比して第２周期は遅いため、第１
アドレスカウンタに比して第２アドレスカウンタは遅い
周期でアドレスを生成する。

【００１５】これにより、半導体記憶装置において、動
作周期の異なる第１及び第２動作モードの各々に対し
て、各動作モードの動作周期に合致した第１周期と第２
周期で各々動作するアドレスカウンタを個別に設置する
ことができるので、動作モード毎に内部で生成すべきア
ドレスの競合がなくなり、動作モードを変更してもアド
レスカウンタを初期化することなく、随時内部アドレス
バスに適切なアドレスを出力することができる。アドレ
スカウンタにおけるアドレス値の入れ替え、それに伴う
動作モードの一時停止、そして再開動作等の一連の複雑
な制御を行う必要がなく、この制御に伴う遅延時間が発
生しないので、高速なデータ転送レートを実現すること
ができる。

【００１６】また、請求項２に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１アドレ
スカウンタは、第１基準アドレスに基づき、第１周期で
順次アドレスを生成し、第２アドレスカウンタは、第２
基準アドレスに基づき、第２周期で順次アドレスを生成
することを特徴とする。

【００１７】請求項２の半導体記憶装置では、第１アド
レスカウンタは、第１基準アドレスに基づいて第１周期
で順次アドレスを生成し、第２アドレスカウンタは、第
２基準アドレスに基づいて第２周期で順次アドレスを生
成する。

【００１８】これにより、第１及び第２アドレスカウン
タは、各々、第１及び第２基準アドレスに基づいて順次
アドレスを生成することができるので、それぞれのアド
レスカウンタは互いに独立に、適宜の基準アドレスに基
づいて適宜なアドレスを順次生成することができる。異
なる動作モードでも、各アドレスカウンタを初期化する
ことなく、随時適宜な基準アドレスに基づいて内部アド
レスバスにアドレスを出力することができる。アドレス
カウンタにおけるアドレス値の入れ替え、それに伴う動
作モードの一時停止、そして再開動作等の一連の複雑な
制御を行う必要がなく、この制御に伴う遅延時間が発生
しないので、高速なデータ転送レートを実現することが
できる。

【００１９】また、請求項３の半導体記憶装置では、請
求項１又は２に記載の半導体記憶装置において、第１動
作モードにおける第１周期、あるいは第２動作モードに
おける第２周期のうち少なくとも何れか一方は、外部か
ら供給されるクロック信号に同期して生成されることが
好ましい。これにより、外部からのクロック信号に同期
して順次アドレスを生成することができる。

【００２０】また、この半導体記憶装置は、外部から供
給されるクロック信号を分周して第２周期を生成する分
周器を備えることが好ましい。これにより、第１周期を
外部からのクロック信号に同期させる場合においても、
分周器からの出力を第２周期とすることにより、第１周
期より遅い第２周期をも外部からのクロック信号に同期
させることができる。第１周期と、第２周期とを共に外
部からのクロック信号に同期させることができ、タイミ
ング生成が簡便となり好都合である。

【００２１】また、請求項４に係る半導体記憶装置は、
第１周期で動作する第１動作モードと、第１周期より遅
い第２周期で動作する第２動作モードとを備える半導体
記憶装置において、第１動作モードにおいて外部から供
給されるクロック信号に同期して生成される第１周期
で、第１基準アドレスに基づき順次アドレスを生成する
第１アドレスカウンタと、第２動作モードにおいて外部
から供給されるクロック信号とは非同期に生成される第
２周期で、第２基準アドレスに基づき順次アドレスを生
成する第２アドレスカウンタとを備えることを特徴とす
る。

【００２２】請求項４の半導体記憶装置では、第１アド
レスカウンタが第１動作モードにおいて、第１基準アド
レスに基づき、外部から供給されるクロック信号に同期
した第１周期で順次アドレスを生成し、第２アドレスカ
ウンタが第２動作モードにおいて、第２基準アドレスに
基づき、外部から供給されるクロック信号とは非同期な
第２周期で順次アドレスを生成する。

【００２３】これにより、外部のクロック信号に同期し
て動作させることができる動作モードと、外部のクロッ
ク信号に同期しないで動作する動作モードとの間でも、
内部で生成するアドレスの競合はなく、各アドレスカウ
ンタを初期化することなく、随時動作モード毎に適合し
たタイミングで内部アドレスバスにアドレスを出力する
ことができる。アドレスカウンタにおけるアドレス値の
入れ替え、それに伴う動作モードの一時停止、そして再
開動作等の一連の複雑な制御を行う必要がなく、この制
御に伴う遅延時間が発生しないので、高速なデータ転送
レートを実現することができる。

【００２４】また、この半導体記憶装置は、第２動作モ
ードにおいて１つのアドレスに対する動作完了を検出す
る検出部を備え、検出部の出力に基づき、第２周期を決
定することが好ましい。これにより、外部クロック信号
に同期しない動作モードにおいても、直接に動作完了を
検出することができるので、適宜なタイミングで第２周
期を設定することができる。最適なタイミングで第２周
期を設定することができ好都合である。

【００２５】また、請求項５の半導体記憶装置では、請
求項２乃至４の少なくとも何れか１項に記載の半導体記
憶装置において、第１基準アドレス、及び第２基準アド
レスのうち少なくとも何れか一方は、第１基準アドレス
については第１動作モードにおいて外部より入力され、
第２基準アドレスについては第２動作モードにおいて外
部より入力されることが好ましい。これにより、動作モ
ードに対してアクセスする必要のある基準アドレスを外
部より設定可能となり好都合である。

【００２６】また、請求項６に係る半導体記憶装置は、
請求項１乃至４の少なくとも何れか１項に記載の半導体
記憶装置において、第１動作モードにおいて、第１アド
レスカウンタが生成するアドレス数を管理する第１制御
カウンタと、第２動作モードにおいて、第２アドレスカ
ウンタが生成するアドレス数を管理する第２制御カウン
タとを備えることを特徴とする。

【００２７】請求項６の半導体記憶装置では、第１制御
カウンタが第１動作モードにおいて第１アドレスカウン
タが生成するアドレス数を管理し、第２制御カウンタが
第２動作モードにおいて第２アドレスカウンタが生成す
るアドレス数を管理する。

【００２８】これにより、アドレスカウンタ毎に生成す
べきアドレス数が各々の制御カウンタにより独立に管理
されるので、制御カウンタで管理するアドレス数の競合
がなくなり、各制御カウンタを初期化することなく、随
時必要なアドレス数を管理することができる。制御カウ
ンタにおける管理アドレス数の入れ替え等の制御を行う
必要がなく、この制御に伴う遅延時間が発生しないの
で、高速なデータ転送レートを実現することができる。

【００２９】また、この半導体記憶装置は、第１動作モ
ードにおいては第１アドレスカウンタからのアドレス出
力を選択し、第２動作モードにおいては第２アドレスカ
ウンタからのアドレス出力を選択する選択スイッチを備
えることが好ましい。これにより、選択スイッチによ
り、第１動作モード、あるいは第２動作モードの各々の
動作モードに対応したアドレスカウンタからのアドレス
出力を選択することができるので、異なる動作モードで
も、内部で生成するアドレスの競合がなくなり、各アド
レスカウンタを初期化することなく、随時内部アドレス
バスに適切なアドレスを選択して出力することができ
る。アドレスカウンタにおけるアドレス値の入れ替え、
それに伴う動作モードの一時停止、そして再開動作等の
一連の複雑な制御を行う必要がなく、この制御に伴う遅
延時間が発生しないので、高速なデータ転送レートを実
現することができる。

【００３０】また、この半導体記憶装置は、第１及び第
２動作モードにおける動作モードの設定を行うモード設
定部を備え、モード設定部により、第１あるいは第２ア
ドレスカウンタの選択、第１あるいは第２制御カウンタ
の選択、又は選択スイッチによる第１あるいは第２アド
レスカウンタからのアドレス出力の選択のうち少なくと
も何れか１つの選択が行われることが好ましい。これに
より、モード設定部において、動作モードに基づき、ア
ドレスカウンタ、制御カウンタ、選択スイッチの適宜な
選択が行われる。内部アドレスの競合はなくなり、各ア
ドレスカウンタを初期化することなく、随時内部アドレ
スバスに適切なアドレスを選択して出力することができ
る。アドレスカウンタにおけるアドレス値の入れ替え、
それに伴う動作モードの一時停止、そして再開動作等の
一連の複雑な制御を行う必要がなく、この制御に伴う遅
延時間が発生しないので、高速なデータ転送レートを実
現することができる。

【００３１】また、この半導体記憶装置は、第１及び第
２動作モードのうち少なくとも何れか１つの動作モード
は、２以上のアドレスに対応する記憶セル対して、第１
あるいは第２周期で連続的に行われる読み出しモード、
書き込みモード、あるいは消去モードのうちの何れか１
つのモードであることが好ましい。これにより、読み出
しモード、書き込みモード、あるいは消去モードを、動
作周期が異なっていても、内部で生成するアドレスが競
合することなく、アドレスカウンタを初期化しないで動
作させることができる。

【００３２】また、この半導体記憶装置は、所定数の記
憶セルを１単位とする記憶セル群を所定アドレス領域毎
に分割管理する場合において、所定アドレス領域毎に、
動作中の記憶セルのアドレスを保持するアドレス保持回
路を備えることが好ましい。これにより、動作の途中で
所定アドレス領域が切り替わったとしても、動作時のア
ドレスを保持しているので、動作を継続して確実に完了
させることができる。

【００３３】また、この半導体記憶装置は、所定数の記
憶セルを１単位とする記憶セル群を所定アドレス領域毎
に分割管理する場合において、所定アドレス領域毎に第
１及び第２アドレスカウンタを備えることが好ましい。
これにより、所定アドレス領域毎に動作モードに必要と
なるアドレスカウンタを有しているので、所定アドレス
領域間で異なる動作モードであったとしても、互いに影
響されず独立に各動作を継続することができる。アドレ
スカウンタにおけるアドレス値の入れ替え、それに伴う
動作モードの一時停止、そして再開動作等の一連の複雑
な制御を行う必要がなく、この制御に伴う遅延時間が発
生しないので、高速なデータ転送レートを所定アドレス
領域間で独立に実現することができる。

【００３４】また、請求項７に係る不揮発性半導体記憶
装置は、第１周期で動作する読み出しモードと、第１周
期より遅い第２周期で動作する書き込みあるいは消去モ
ードとを備える不揮発性半導体記憶装置において、読み
出しモードにおいて、外部から供給されるクロック信号
に同期して生成される第１周期で、第１基準アドレスに
基づき順次アドレスを生成する第１アドレスカウンタ
と、書き込みあるいは消去モードにおいて、外部から供
給されるクロック信号に同期して生成される第２周期
で、第２基準アドレスに基づき順次アドレスを生成する
第２アドレスカウンタとを備えることを特徴とする。

【００３５】請求項７の不揮発性半導体記憶装置では、
読み出しモードにおいては第１アドレスカウンタにより
第１基準アドレスに基づいて第１周期で順次アドレスを
生成し、書き込みあるいは消去モードにおいては第２ア
ドレスカウンタにより第２基準アドレスに基づいて第２
周期で順次アドレスを生成する。この場合、第１周期に
比して第２周期が遅いという関係を維持しながら、第１
周期及び第２周期は共に外部から供給されるクロック信
号に同期して生成される。

【００３６】これにより、不揮発性半導体記憶装置にお
いて、動作周期の異なる読み出し及び書き込みあるいは
消去モードの各々に対して、各動作モードの動作周期に
合致した第１周期と第２周期で各々動作するアドレスカ
ウンタを個別に設置することができるので、動作モード
毎に内部で生成すべきアドレスの競合がなくなり、動作
モードを変更してもアドレスカウンタを初期化すること
なく、随時内部アドレスバスに適切なアドレスを出力す
ることができる。また、第１及び第２アドレスカウンタ
は、各々、第１及び第２基準アドレスに基づいて順次ア
ドレスを生成することができるので、それぞれのアドレ
スカウンタは互いに独立に、適宜の基準アドレスに基づ
いて適宜なアドレスを順次生成することができる。読み
出し、書き込み、消去モード間で、各アドレスカウンタ
を初期化することなく、随時適宜な基準アドレスに基づ
いて内部アドレスバスにアドレスを出力することができ
る。そして、第１周期とそれよりも遅い第２周期との各
々を、外部からのクロック信号に同期させることができ
る。アドレスカウンタにおけるアドレス値の入れ替え、
それに伴う書き込みあるいは消去モードの一時停止、そ
して再開動作等の一連の複雑な制御を行う必要がなく、
この制御に伴う遅延時間が発生しないので、高速なデー
タ転送レートを実現することができる。

【００３７】また、請求項８に係る不揮発性半導体記憶
装置は、請求項７に記載の不揮発性半導体記憶装置にお
いて、外部から供給されるクロック信号を分周して第２
周期を生成する分周器を備えることが好ましい。これに
より、第１周期を外部からのクロック信号に同期させる
場合においても、分周器からの出力を第２周期とするこ
とにより、第１周期より遅い第２周期をも外部からのク
ロック信号に同期させることができる。第１周期と、第
２周期とを共に外部からのクロック信号に同期させるこ
とができ、タイミング生成が簡便となり好都合である。

【００３８】また、請求項９に係る不揮発性半導体記憶
装置は、第１周期で動作する読み出しモードと、第１周
期より遅い第２周期で動作する書き込みあるいは消去モ
ードとを備える不揮発性半導体記憶装置において、読み
出しモードにおいて、外部から供給されるクロック信号
に同期して生成される第１周期で、第１基準アドレスに
基づき順次アドレスを生成する第１アドレスカウンタ
と、書き込みあるいは消去モードにおいて、外部から供
給されるクロック信号とは非同期に生成される第２周期
で、第２基準アドレスに基づき順次アドレスを生成する
第２アドレスカウンタとを備えることを特徴とする。

【００３９】請求項９の不揮発性半導体記憶装置では、
読み出しモードにおいては第１アドレスカウンタにより
第１基準アドレスに基づいて第１周期で順次アドレスを
生成し、書き込みあるいは消去モードにおいては第２ア
ドレスカウンタにより第２基準アドレスに基づいて第２
周期で順次アドレスを生成する。この場合、第１周期
は、外部から供給されるクロック信号に同期して生成さ
れ、第２周期は、外部からのクロック信号には非同期に
生成される。

【００４０】これにより、外部のクロック信号に同期し
て動作させることができる読み出しモードと、外部のク
ロック信号に同期しないで動作する書き込みあるいは消
去モードとの間でも、内部で生成するアドレスの競合な
く、各アドレスカウンタを初期化することなく、随時読
み出し、書き込み、消去モード毎に適合したタイミング
で内部アドレスバスにアドレスを出力することができ
る。アドレスカウンタにおけるアドレス値の入れ替え、
それに伴う動作モードの一時停止、そして再開動作等の
一連の複雑な制御を行う必要がなく、この制御に伴う遅
延時間が発生しないので、高速なデータ転送レートを実
現することができる。

【００４１】また、請求項１０に係る不揮発性半導体記
憶装置は、請求項９に記載の不揮発性半導体記憶装置に
おいて、書き込みあるいは消去モードにおける１つのア
ドレスに対する書き込みあるいは消去動作の完了を検出
する検出部を備え、検出部からの検出信号に基づき、第
２周期を決定することが好ましい。これにより、外部ク
ロック信号に同期しない書き込みあるいは消去モードに
おいても、直接に動作完了を検出することができるの
で、適宜なタイミングで第２周期を設定することができ
好都合である。

【００４２】また、この不揮発性半導体記憶装置は、第
１基準アドレス、及び第２基準アドレスのうち少なくと
も何れか一方は、第１基準アドレスについては読み出し
モードにおいて外部より入力され、第２基準アドレスに
ついては書き込みあるいは消去モードにおいて外部より
入力されることが好ましい。これにより、読み出し、書
き込み、消去の各々の動作モードに対してアクセスする
必要のある基準アドレスを外部より設定可能となり好都
合である。

【００４３】また、この不揮発性半導体記憶装置は、読
み出しモードにおいて、第１アドレスカウンタが生成す
るアドレス数を管理する第１制御カウンタと、書き込み
あるいは消去モードにおいて、第２アドレスカウンタが
生成するアドレス数を管理する第２制御カウンタとを備
えることが好ましい。これにより、アドレスカウンタ毎
に生成すべきアドレス数が各々の制御カウンタにより独
立に管理されるので、制御カウンタで管理するアドレス
数の競合がなくなり、各制御カウンタを初期化すること
なく、随時必要なアドレス数を管理することができる。
制御カウンタにおける管理アドレス数の入れ替え等の制
御を行う必要がなく、この制御に伴う遅延時間が発生し
ないので、高速なデータ転送レートを実現することがで
きる。

【００４４】また、この不揮発性半導体記憶装置は、読
み出しモードにおいては第１アドレスカウンタからのア
ドレス出力を選択し、書き込みあるいは消去モードにお
いては第２アドレスカウンタからのアドレス出力を選択
する選択スイッチを備えることが好ましい。これによ
り、選択スイッチにより、読み出しモード、書き込みあ
るいは消去モードの各々の動作モードに対応したアドレ
スカウンタからのアドレス出力を選択することができる
ので、異なる動作モードでも、内部で生成するアドレス
の競合がなくなり、各アドレスカウンタを初期化するこ
となく、随時内部アドレスバスに適切なアドレスを選択
して出力することができる。アドレスカウンタにおける
アドレス値の入れ替え、それに伴う動作モードの一時停
止、そして再開動作等の一連の複雑な制御を行う必要が
なく、この制御に伴う遅延時間が発生しないので、高速
なデータ転送レートを実現することができる。

【００４５】また、この不揮発性半導体記憶装置は、読
み出しモード、書き込みモード、及び消去モードにおけ
る動作モードの設定を行うモード設定部を備え、モード
設定部により、第１あるいは第２アドレスカウンタの選
択、第１あるいは第２制御カウンタの選択、又は選択ス
イッチによる第１あるいは第２アドレスカウンタからの
アドレス出力の選択のうち少なくとも何れか１つの選択
が行われることが好ましい。これにより、モード設定部
において、読み出し、書き込み、消去の動作モードに基
づき、アドレスカウンタ、制御カウンタの適宜な設定が
行われる。内部アドレスの競合はなくなり、各アドレス
カウンタを初期化することなく、随時内部アドレスバス
に適切なアドレスを選択して出力することができる。ア
ドレスカウンタにおけるアドレス値の入れ替え、それに
伴う動作モードの一時停止、そして再開動作等の一連の
複雑な制御を行う必要がなく、この制御に伴う遅延時間
が発生しないので、高速なデータ転送レートを実現する
ことができる。

【００４６】また、この不揮発性半導体記憶装置は、読
み出しモード、書き込みモード、及び消去モードのうち
少なくとも何れか１つの動作モードは、２以上のアドレ
スに対応する記憶セル対して、第１あるいは第２周期で
連続的に行われる動作であることが好ましい。これによ
り、読み出しモード、書き込みモード、あるいは消去モ
ードを、動作周期が異なっていても、内部で生成するア
ドレスが競合することなく、アドレスカウンタを初期化
しないで動作させることができる。

【００４７】また、この不揮発性半導体記憶装置は、所
定数の記憶セルを１単位とする記憶セル群を所定アドレ
ス領域毎に分割管理する場合において、所定アドレス領
域毎に、動作中の記憶セルのアドレスを保持するアドレ
ス保持回路を備えることが好ましい。これにより、動作
の途中で所定アドレス領域が切り替わったとしても、動
作時のアドレスを保持しているので、動作を継続して確
実に完了させることができる。

【００４８】また、この不揮発性半導体記憶装置は、所
定数の記憶セルを１単位とする記憶セル群を所定アドレ
ス領域毎に分割管理する場合において、所定アドレス領
域毎に第１及び第２アドレスカウンタを備えることが好
ましい。これにより、所定アドレス領域毎に読み出し、
書き込み、消去の何れかの動作モードに必要となるアド
レスカウンタを有しているので、所定アドレス領域間で
異なる動作モードであったとしても、互いに影響されず
独立に各動作を継続することができる。アドレスカウン
タにおけるアドレス値の入れ替え、それに伴う動作モー
ドの一時停止、そして再開動作等の一連の複雑な制御を
行う必要がなく、この制御に伴う遅延時間が発生しない
ので、高速なデータ転送レートを所定アドレス領域間で
独立に実現することができる。

【００４９】

【発明の実施の形態】以下、本発明の内部カウンタを複
数備えた半導体記憶装置、及び不揮発性半導体記憶装置
について具体化した第１乃至第３実施形態を図１乃至図
５に基づき図面を参照しつつ詳細に説明する。図１は、
第１実施形態の不揮発性半導体記憶装置の回路ブロック
である。図２は、第１実施形態の不揮発性半導体記憶装
置におけるバースト動作のタイミングチャートを示す波
形図である。図３は、第２実施形態の不揮発性半導体記
憶装置の回路ブロックである。図４は、第３実施形態の
不揮発性半導体記憶装置の回路ブロックである。図５
は、第３実施形態の不揮発性半導体記憶装置におけるバ
ースト動作のタイミングチャートを示す波形図である。

【００５０】図１に示す第１実施形態の不揮発性半導体
記憶装置の回路ブロック図１では、第１アドレスカウン
タ６と第２アドレスカウンタ８との２つのアドレスカウ
ンタを有する。そして、第１及び第２アドレスカウンタ
６、８の各々のカウンタ値を管理する第１及び第２制御
カウンタ２、４として２つの制御カウンタを有してお
り、第１及び第２制御カウンタ２、４の出力が各々、第
１及び第２アドレスカウンタ６、８に入力されて出力す
べきアドレス数を管理している。２組のアドレスカウン
タ６、８と制御カウンタ２、４を備えて、読み出し（リ
ード）、書き込み（プログラム）、消去等の異なる動作
モードの各々に対応して発生すべきアドレス数の管理と
アドレス値の順次発生が可能な構成となっている。

【００５１】第１アドレスカウンタ６は、読み出し（リ
ード）動作用のアドレスカウンタである。外部アドレス
端子Ａ０乃至Ａｎから、読み出し（リード）動作を開始
したい初期アドレスとして基準アドレスＲＡ０と、カウ
ントアップ用の信号として外部クロック信号ＣＬＫ、更
に動作モードを設定するモード信号Ｍが入力されてい
る。

【００５２】第１制御カウンタ２は、第１アドレスカウ
ンタ６と共に第１周期で動作する。第１アドレスカウン
タ６と同様に外部から、カウントアップ用の信号として
外部クロック信号ＣＬＫ、モード信号Ｍが入力されてい
る。ここで、第１周期は、外部クロック信号ＣＬＫに同
期して発生する周期を基準としている。外部クロック信
号ＣＬＫと同一の周期であってもよく、外部クロック信
号ＣＬＫから分周された周期であってもよい。第１制御
カウンタ２は、読み出し（リード）動作におけるバース
ト回数を管理しており、外部クロック信号ＣＬＫにより
第１アドレスカウンタ６と同期して第１周期でアドレス
の発生動作を行う。

【００５３】第２アドレスカウンタ８は、書き込み（プ
ログラム）あるいは消去動作用のアドレスカウンタであ
る。第１アドレスカウンタ６と同様に外部アドレス端子
Ａ０乃至Ａｎから、書き込み（プログラム）あるいは消
去動作を開始したい初期アドレスとして基準アドレスＰ
Ａ０と、モード信号Ｍが入力されている。カウントアッ
プ用の信号は外部クロック信号ＣＬＫに代えて、外部ク
ロック信号ＣＬＫを分周器Ａ１で分周した分周信号ＴＡ
か、あるいは後述の各バンク（バンクＡ（３１）、バン
クＢ（３２）、・・・）におけるメモリセル制御回路１
２からの書き込み（プログラム）あるいは消去動作完了
のベリファイ信号が論理和ゲートＢ２を介して供給され
る書き込み（プログラム）／消去完了検出回路Ｂ１から
の出力信号ＴＢかの何れかの信号が入力される。ここ
で、分周信号ＴＡは、外部クロック信号ＣＬＫの分周信
号であり、書き込み（プログラム）あるいは消去動作の
完了に必要な時間を確保した分周値となる。第１周期よ
り遅い周期である。また出力信号ＴＢは、外部クロック
信号ＣＬＫとは非同期の信号であり、やはり第１周期よ
り遅い周期となる。

【００５４】第２制御カウンタ４は、第２アドレスカウ
ンタ８と共に第２周期で動作する。第１制御カウンタ２
と同様に、外部からモード信号Ｍが入力されると共に、
外部クロック信号ＣＬＫに代えて、分周信号ＴＡ、ある
いは出力信号ＴＢの何れかが入力される。第２制御カウ
ンタ４は、書き込み（プログラム）あるいは消去動作に
おけるバースト回数を管理しており、分周信号ＴＡある
いは出力信号ＴＢにより、第２アドレスカウンタ８と同
期して第２周期でアドレスの発生動作を行う。

【００５５】第１及び第２アドレスカウンタ６、８の各
出力信号は、選択スイッチ回路１１に入力される。具体
的には、第１アドレスカウンタ６の出力信号は選択スイ
ッチ回路１１内のスイッチＳ１に接続され、第２アドレ
スカウンタ８の出力信号は選択スイッチ回路１１内のス
イッチＳ２に接続される。スイッチＳ１及びＳ２の各他
端は、共通接続されて内部アドレスバスＩＡ０乃至ＩＡ
ｎとして、各バンク（バンクＡ（３１）、バンクＢ（３
２）、・・・）に接続されている。また選択スイッチ回
路１１には、モード信号Ｍが入力されるアドレス制御回
路１０からの選択信号が入力されている。この選択信号
により、アドレスカウンタ６、８の出力信号が切り替え
選択されて、内部アドレスバスＩＡ０乃至ＩＡｎに供給
される。

【００５６】各々のバンク（バンクＡ（３１）、バンク
Ｂ（３２）、・・・）は同様の構成である。バンクＡ
（３１）について説明すると、所定数のメモリセルを含
むメモリセルアレイ１４を有し、メモリセル制御回路１
２から制御信号やデータ等の各種信号及びデータが入出
力され、メモリセルアレイ１４における対応アドレスに
対して読み出し（リード）、書き込み（プログラム）、
あるいは消去等のアクセス動作を行う。またメモリセル
制御回路１２にはアドレス保持回路１６が設置されてい
る。更にバンクＡ（３１）にはバンク選択信号Ｂｎが入
力されると共に、アドレス保持回路１６にはアドレス制
御回路１０からの選択信号が入力されている。複数のバ
ンク３１、３２、・・・のうちからバンク選択信号Ｂｎ
により活性化されたバンクに対して、モード信号Ｍで選
択された動作モードに対応するアドレスを供給する。内
部アドレスバスＩＡ０乃至ＩＡｎはバンク３１、３２、
・・・間で共通に接続されているので、これらの活性
化、選択を適宜に行うことにより不揮発性半導体記憶装
置においてインターリーブ動作が可能となる。

【００５７】更に、アドレス保持回路１６は内部アドレ
スバスＩＡ０乃至ＩＡｎからのアドレスを保持するの
で、上記の活性化、選択動作により動作モードが切り替
わり、アドレス供給が他のバンクに切り替わった場合に
も、切り替わりの時点で動作していたバンクにおけるア
ドレスを保持し続けることができる。この保持アドレス
に基づき動作を継続して完了させることができる。書き
込み（プログラム）あるいは消去動作の途中で、他のバ
ンクからの読み出し（リード）動作が開始された場合に
おいても、書き込み（プログラム）あるいは消去動作を
継続して完了させることができる。

【００５８】ここで、図示してはいないが、書き込み
（プログラム）動作と消去動作との間で動作完了に要す
る時間が異なる場合には、モード信号Ｍ等に基づき、分
周器Ａ１、あるいは書き込み（プログラム）／消去完了
検出回路Ｂ１における設定値を変更して、分周信号Ｔ
Ａ、あるいは出力信号ＴＢの出力周期を変更して第２周
期を切り替えることが有効である。

【００５９】図２に示すバースト動作のタイミングチャ
ートは、図６に示す従来技術のフラッシュメモリにおけ
るバースト動作と同様な条件でのタイミングチャートで
ある。書き込み（プログラム）のレイテンシが０、読み
出しのレイテンシが２の設定にあるバースト動作例であ
る。但し、図１においては従来技術におけるバースト長
２に対して、書き込み（プログラム）のバースト長が
３、読み出し（リード）のバースト長がｎであるとして
構成されている。

【００６０】バンクＡ（３１）に対する書き込み（プロ
グラム）コマンドＰＧＭが受け付けられると、バンクア
ドレス（バンクＡｄｄ．）は、バンク選択信号Ｂｎとし
て入力されバンクＡ（３１）を活性化する。また入力さ
れた書き込み（プログラム）コマンドＰＧＭからは、内
部でモード信号Ｍが生成されアドレス制御回路１０を介
して選択スイッチ回路１１内のスイッチＳ２を選択し
て、第２アドレスカウンタ８の出力を内部アドレスバス
ＩＡ０乃至ＩＡｎに接続する。図示しないタイミングに
より、あるいは書き込み（プログラム）コマンドＰＧＭ
に先立つタイミングにおいて、バースト条件が入力さ
れ、第２制御カウンタ４のバースト数は３に、第１制御
カウンタ２のバースト数はｎに設定されている。

【００６１】外部アドレス端子Ａ０乃至Ａｎから入力さ
れる外部アドレス（外部Ａｄｄ．）ＰＡ０は、書き込み
（プログラム）モードの初期アドレスとして第２アドレ
スカウンタ８に入力されて、その出力からバンクＡ（３
１）のメモリセル制御回路１２内のアドレス保持回路１
６に保持されてメモリセルアレイ１４の該当アドレスへ
の書き込み（プログラム）動作を開始する。書き込み
（プログラム）時間は、分周器Ａ１、あるいは書き込み
（プログラム）／消去完了検出回路Ｂ１の何れかからの
信号ＴＡあるいはＴＢをトリガとする第２周期となる。

【００６２】分周信号ＴＡ、あるいは出力信号ＴＢが出
力されると、第２制御カウンタ４のバースト値が１つデ
ィクリメントされると共に、内部アドレス（内部Ａｄ
ｄ．）が第２の書き込み（プログラム）アドレスＰＡ１
にインクリメントする。図２では、インクリメントから
外部クロック信号ＣＬＫの１周期後の時刻ｔ０におい
て、バンクＢ（３２）に対して外部アドレスＲＡ０を基
準アドレスとした読み出し（リード）コマンドＲＥＡＤ
が受け付けられてバースト読み出し（リード）動作が開
始される。書き込み（プログラム）コマンドＰＧＭの入
力時と同様に、読み出し（リード）コマンドＲＥＡＤよ
りモード信号Ｍが切り替わるためアドレス制御回路１０
からの信号により、選択スイッチ回路１１内はスイッチ
もＳ２からＳ１に切り変わり、第１アドレスカウンタ６
の出力信号を内部アドレスバスＩＡ０乃至ＩＡｎに接続
する。同時に、バンクアドレス（バンクＡｄｄ．）も切
り替わり、バンク選択信号ＢｎとしてバンクＢ（３２）
を活性化する。

【００６３】更に、外部アドレス端子Ａ０乃至Ａｎから
入力される外部アドレス（外部Ａｄｄ．）ＲＡ０は、バ
ースト読み出し（リード）モードの初期アドレスとして
第１アドレスカウンタ６に入力されて、その出力からバ
ンクＢ（３２）のメモリセル制御回路１２内のアドレス
保持回路１６に保持されてメモリセルアレイ１４の該当
アドレスからの読み出し（リード）動作を開始する。第
１アドレスカウンタ６及び第１制御カウンタ２には、外
部クロック信号ＣＬＫが入力されており、外部クロック
信号ＣＬＫの周期を第１周期としてアドレスのインクリ
メント、及びバースト値のディクリメントが行われる。
ここで第１制御カウンタ２に設定されているバースト読
み出し（リード）長はｎであるので、第１アドレスカウ
ンタ６のアドレスインクリメントはｎサイクル連続して
行われる。

【００６４】バンクＢ（３２）における上記のバースト
読み出し（リード）動作は、バンクＡ（３１）における
アドレスＰＡ１への書き込み（プログラム）動作の途中
で開始されてしまうこととなるが、各バンク３１、３
２、・・・にはアドレス保持回路１６が備えられてお
り、アクセス中のメモリセルを指定するアドレスはこの
アドレス保持回路１６に保持されている。従って、バン
クＡ（３１）における書き込み（プログラム）動作が行
われているメモリセルのアドレスはアドレス保持回路１
６に保持されていることとなり、書き込み（プログラ
ム）動作の途中で動作モードが切り替わりバンクが変更
されてもアドレス保持回路１６に保持されているアドレ
スに基づき、動作を継続することができる。図２におい
て、バンクＢ（３２）へのバースト読み出し（リード）
動作が行われている周期において、バンクＡ（３１）の
アドレスＰＡ１に書き込み（プログラム）動作が並行し
て継続される。そして、この書き込み（プログラム）動
作の完了（時刻ｔ２）後は、バンクＢ（３２）へのバー
スト読み出し（リード）動作が完了するまで（時刻ｔ
１）、バンクＡ（３１）への後続のバースト書き込み
（プログラム）動作は休止する。図２において時刻ｔ２
から時刻ｔ１までの期間が休止期間に当たる。第１及び
第２アドレスカウンタ６、８、第１及び第２制御カウン
タ２、４等のバースト動作制御用の構成要素が不揮発性
半導体記憶装置１内に１組でありバースト動作がバンク
３１、３２、・・・毎に実行されるためである。

【００６５】バースト読み出し（リード）動作期間（時
刻ｔ０から時刻ｔ１）が完了するに伴い、読み出し（リ
ード）コマンドＲＥＡＤの終了を受けて、バンク選択信
号Ｂｎ、及びモード信号Ｍが切り替わり、バンクＡ（３
１）を活性化すると共に選択スイッチ回路１１内のスイ
ッチＳ２を選択して、第２アドレスカウンタ８に保持さ
れていた書き込み（プログラム）アドレスをＰＡ２にイ
ンクリメントしてバースト書き込み（プログラム）動作
を再開する。

【００６６】以上に説明したように、第１実施形態の不
揮発性半導体記憶装置１では、動作周期の異なる読み出
し（リード）及び書き込み（プログラム）あるいは消去
モードの各々の動作モードに対して、各動作モードの動
作周期に合致した第１周期と第２周期で各々動作するア
ドレスカウンタ６、８を個別に設置することができるの
で、動作モード毎に内部で生成すべきアドレスの競合が
なくなり、動作モードを変更してもアドレスカウンタ
６、８を初期化することなく、随時内部アドレスバスＩ
Ａ０乃至ＩＡｎに適切なアドレスを出力することができ
る。また、第１及び第２アドレスカウンタ６、８は、各
々、第１及び第２基準アドレスＰＡ０、ＲＡ０に基づい
て順次アドレスを生成することができるので、それぞれ
のアドレスカウンタ６、８は互いに独立に、適宜の基準
アドレスＰＡ０、ＲＡ０に基づいて適宜なアドレスを順
次生成することができる。読み出し（リード）、書き込
み（プログラム）、消去モード間で、各アドレスカウン
タ６、８を初期化することなく、随時適宜な基準アドレ
スＰＡ０、ＲＡ０に基づいて内部アドレスバスＩＡ０乃
至ＩＡｎに適切なアドレスを出力することができる。そ
して、第１周期とそれよりも遅い第２周期との各々を、
外部からのクロック信号ＣＬＫに同期させることができ
る。アドレスカウンタ６、８におけるアドレス値の入れ
替え、それに伴う書き込み（プログラム）あるいは消去
モードの一時停止、そして再開動作等の一連の複雑な制
御を行う必要がなく、この制御に伴う遅延時間が発生し
ないので、高速なデータ転送レートを実現することがで
きる。

【００６７】また、外部から供給されるクロック信号Ｃ
ＬＫを分周器Ａ１により分周して第２周期を生成するこ
ととすれば、第１周期を外部からのクロック信号ＣＬＫ
に同期させる場合においても、分周器Ａ１からの出力を
第２周期として、第１周期より遅い第２周期をも外部か
らのクロック信号ＣＬＫに同期させることができる。第
１周期と、第２周期とを共に外部クロック信号ＣＬＫに
同期させることができ、タイミング生成が簡便となり好
都合である。

【００６８】また、書き込み（プログラム）あるいは消
去モードにおける１つのアドレスに対する書き込み（プ
ログラム）あるいは消去動作の完了を検出する書き込み
（プログラム）／消去完了検出回路Ｂ１を備え、書き込
み（プログラム）／消去完了検出回路Ｂ１からの出力信
号ＴＢに基づき、第２周期を決定することにより、外部
クロック信号ＣＬＫに同期しない書き込み（プログラ
ム）あるいは消去モードにおいても、直接に動作完了を
検出することができるので、適宜なタイミングで第２周
期を設定することができ好都合である。

【００６９】外部のクロック信号ＣＬＫに同期して動作
させることができる読み出し（リード）モードと、外部
のクロック信号ＣＬＫに同期しないで動作する書き込み
（プログラム）あるいは消去モードとの間でも、分周器
Ａ１により適宜なタイミングを設定し、あるいは書き込
み（プログラム）／消去完了検出回路Ｂ１により動作完
了を確認してやれば、内部で生成するアドレスの競合な
く、各アドレスカウンタ６、８を初期化することなく、
随時読み出し（リード）、書き込み（プログラム）、消
去モード毎に適合したタイミングで内部アドレスバスＩ
Ａ０乃至ＩＡｎにアドレスを出力することができる。ア
ドレスカウンタ６、８におけるアドレス値の入れ替え、
それに伴う動作モードの一時停止、そして再開動作等の
一連の複雑な制御を行う必要がなく、この制御に伴う遅
延時間が発生しないので、高速なデータ転送レートを実
現することができる。

【００７０】また、第１基準アドレスＲＡ０は読み出し
（リード）モードにおいて外部より入力され、第２基準
アドレスＰＡ０は書き込み（プログラム）あるいは消去
モードにおいて外部より入力されることにより、読み出
し（リード）、書き込み（プログラム）、消去の各々の
動作モードに対してアクセスする必要のある基準アドレ
スＲＡ０、ＰＡ０を外部より設定可能となり好都合であ
る。

【００７１】また、アドレスカウンタ６、８毎のバース
ト数が各々の制御カウンタ２、４により独立に管理され
るので、制御カウンタ２、４で管理するバースト数の競
合がなくなり、各制御カウンタ２、４を初期化すること
なく、随時必要なバースト数を管理することができる。
制御カウンタ２、４において管理されるバースト数の入
れ替え等の制御を行う必要がなく、この制御に伴う遅延
時間が発生しないので、高速なデータ転送レートを実現
することができる。

【００７２】また、選択スイッチ回路１１により、読み
出し（リード）モード、書き込み（プログラム）あるい
は消去モードの各々の動作モードに対応したアドレスカ
ウンタ６、８からのアドレス出力を選択することができ
るので、異なる動作モードでも、内部で生成するアドレ
スの競合がなくなり、各アドレスカウンタ６、８を初期
化することなく、随時内部アドレスバスＩＡ０乃至ＩＡ
ｎに適切なアドレスを選択して出力することができる。
アドレスカウンタ６、８におけるアドレス値の入れ替
え、それに伴う動作モードの一時停止、そして再開動作
等の一連の複雑な制御を行う必要がなく、この制御に伴
う遅延時間が発生しないので、高速なデータ転送レート
を実現することができる。

【００７３】また、各バンク３１、３２、・・・は、ア
ドレス保持回路１６を備えているので、動作途中でバン
ク３１、３２、・・・が切り替わったとしても、動作途
中のアドレスを保持することができ、動作を継続して確
実に完了させることができる。

【００７４】図３に示す第２実施形態の不揮発性半導体
記憶装置の回路ブロック図３では、図１に示す第１実施
形態の回路ブロック図１に加えて、レジスタ設定回路１
８とモードレジスタ２０を備えている。レジスタ設定回
路１８及びモードレジスタ２０には、モード設定信号Ｍ
ｓｅｔが入力されている。またレジスタ設定回路１８
は、外部アドレス端子Ａ０乃至Ａｎからの信号が入力さ
れて入力信号に対応したバースト情報信号φを出力しモ
ードレジスタ２０にセットする。そしてモードレジスタ
２０にセットされたバースト情報は第１及び第２アドレ
スカウンタ６、８、及び第１及び第２制御カウンタ２、
４に入力される。代表的なバースト情報として、図３に
はバーストタイプφ１、及びバースト長φ２が出力され
ている。ここで、バーストタイプφ１とは、バースト動
作におけるアドレッシング方式をいい、代表的な方式と
してシーケンシャルアドレッシング方式とインターリー
ブアドレッシング方式とがある。またバースト長φ２と
は、バースト動作させる周期数を示す。尚、その他の構
成については第１実施形態の構成と同様であるのでここ
での説明は省略する。

【００７５】第２実施形態では、第１実施形態における
アドレスカウンタ６、８、及び制御カウンタ２、４にモ
ードレジスタ２０にセットされているバースト情報φ
１、φ２を与えて、アドレッシング方式、及びバースト
長の設定をするものである。これらのバースト情報φ
１、φ２のセットは、読み出し（リード）、書き込み
（プログラム）、消去等のメモリセルへのアクセス動作
に先立つモードレジスタセットサイクルにおいて行う。
外部アドレス端子Ａ０乃至Ａｎよりモード設定信号Ｍｓ
ｅｔの入力タイミングに合わせてモード設定用のアドレ
スコード情報として入力され、レジスタ設定回路１８に
よりデコードされることによりバースト情報信号φとし
てモードレジスタ２０に記憶される。

【００７６】モードレジスタセットサイクルにおいてバ
ースト情報信号φが決定されモードレジスタ２０にセッ
トされると、モードレジスタ２０からのバースト長φ２
により第１及び第２制御カウンタ２、４にバースト長が
セットされ、バーストタイプφ１により第１及び第２ア
ドレスカウンタ６、８のアドレスインクリメントの方式
が設定される。この後に通常の読み出し（リード）、書
き込み（プログラム）、消去等のメモリセルへのアクセ
ス動作が開始される。これらの読み出し（リード）、書
き込み（プログラム）、消去等のアクセス動作は、第１
実施形態において説明した動作と同様の動作であり、こ
こでの説明は省略する。

【００７７】以上に説明したように、第２実施形態の不
揮発性半導体記憶装置３では、レジスタ設定回路１８及
びモードレジスタ２０において、読み出し（リード）、
書き込み（プログラム）、消去の動作モードに先立ち、
アドレスカウンタ６、８、制御カウンタ２、４の適宜な
設定が行われる。内部アドレスの競合はなくなり、各ア
ドレスカウンタ６、８を初期化することなく、随時内部
アドレスバスＩＡ０乃至ＩＡｎに適切なアドレスを選択
して出力することができる。アドレスカウンタ６、８に
おけるアドレス値の入れ替え、それに伴う動作モードの
一時停止、そして再開動作等の一連の複雑な制御を行う
必要がなく、この制御に伴う遅延時間が発生しないの
で、高速なデータ転送レートを実現することができる。

【００７８】図４に示す第３実施形態の不揮発性半導体
記憶装置の回路ブロック図５では、図１に示す第１実施
形態の回路ブロック図１に代えて、アドレスカウンタ
６、８、制御カウンタ２、４等のバースト動作用のアド
レス制御部を各バンク（バンクＡ（４１）、バンクＢ
（４２））・・・）毎に備えている。

【００７９】バンク毎に異なる動作モードでのバースト
動作を行わせることができ、バンク間で独立した並行動
作をさせることが可能である。この場合、各バンク毎に
専用の第１及び第２アドレスカウンタ６、８を有してい
るので、第１及び第２実施形態において必要となったメ
モリセル制御回路１２内のアドレス保持回路１６は不要
である。アドレス制御部における個々の構成要素は、第
１実施形態における構成要素と同様であり同様の動作を
有するので、ここでの説明は省略する。

【００８０】図５に示すバースト動作のタイミングチャ
ートでは、図２に示す第１実施形態のバースト動作のタ
イミングチャートに代えて、バンク毎に独立した並列動
作をすることを示している。図５におけるバースト条件
は、第１実施形態と同様に書き込み（プログラム）のレ
イテンシが０、読み出しのレイテンシが２の設定にある
バースト動作例である。更に書き込み（プログラム）の
バースト長が３であり、読み出し（リード）のバースト
長がｎである点も同じである。またバンクＡ（４１）に
対する書き込み（プログラム）コマンドＰＧＭと、バン
クＢ（４２）に対する読み出し（リード）コマンドＲＥ
ＡＤとの入力タイミングも同様である。

【００８１】第３実施形態では、バンクＡ（４１）、バ
ンクＢ（４２）の各々にアドレスカウンタ６、８を中心
とするアドレス制御部が設けられている。従って、バン
クＡ（４１）にバースト書き込み（プログラム）動作が
行われてアドレスＰＡ１に書き込み（プログラム）動作
が行われている途中にバンクＢ（４２）にバースト読み
出し（リード）動作が割り込んだとしても、バンクＡ
（４１）のバースト書き込み（プログラム）動作につい
ては、バンクＡ（４１）の第２アドレスカウンタ８及び
第２制御カウンタ４がアドレッシング制御を継続するこ
とができる。一方、バンクＢ（４２）のバースト読み出
し（リード）動作については、バンクＢ（４２）の第１
アドレスカウンタ６及び第１制御カウンタ２がアドレッ
シング制御を継続することができる。即ち、バンクＡ
（４１）とバンクＢ（４２）とで、個々独立にアドレッ
シング制御を行うことができる。故に、バンク毎に独立
して並列動作をさせることが可能となる。

【００８２】図５において、バンクＢ（４２）にてバー
スト読み出し（リード）動作が行われ、第１アドレスカ
ウンタ６の出力が選択スイッチ回路１１内のスイッチＳ
１を介して内部アドレスバスＩＡ０乃至ＩＡｎにアドレ
スＲＡ０乃至ＲＡｎを出力して、メモリセル制御回路２
２に入力されている間にも、バンクＡ（４１）にてバー
スト書き込み（プログラム）動作が継続され、第２アド
レスカウンタ８の出力が選択スイッチ回路１１内のスイ
ッチＳ２を介して内部アドレスバスＩＡ０乃至ＩＡｎに
アドレスＰＡ１、ＰＡ２を出力してメモリセル制御回路
２２に入力される。

【００８３】以上に説明したように、第３実施形態の不
揮発性半導体記憶装置５では、バンク（バンクＡ（４
１）、バンクＢ（４２）・・・）毎に読み出し（リー
ド）、書き込み（プログラム）、消去の何れかの動作モ
ードに必要となるアドレスカウンタ６、８を有している
ので、バンク間で異なる動作モードであったとしても、
互いに影響を受けず独立に各動作を継続することができ
る。アドレスカウンタ６、８におけるアドレス値の入れ
替え、それに伴う動作モードの一時停止、そして再開動
作等の一連の複雑な制御を行う必要がなく、この制御に
伴う遅延時間が発生しないので、高速なデータ転送レー
トをバンク間で独立に実現することができる。

【００８４】尚、本発明は前記第１乃至第３実施形態に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲内で種々の改良、変形が可能であることは言うまでも
ない。例えば、第１乃至第３実施形態においては、バー
スト読み出し（リード）動作と、バースト書き込み（プ
ログラム）動作とのインターリーブ動作を例にとり説明
したが、これに限定されるものではない。バースト書き
込み（プログラム）動作に代えて、バースト消去動作と
の組合せでも高速応答性を確保したインターリーブ動作
が実現できる。また、バースト動作である必要はなく、
バースト動作以外の適宜にアドレスを連続させた動作に
ついても、更に単発動作との組合せでも高速なインター
リーブ動作を実現することができる。また、読み出し
（リード）、書き込み（プログラム）、消去のうちから
の任意の組合せにおいても同様な動作を実現することが
できる。更に、読み出し（リード）、書き込み（プログ
ラム）、消去以外の動作でも、動作周期の異なる動作モ
ードの組合せであれば同様に実現可能である。

【００８５】また、第２実施形態におけるレジスタ設定
回路１８及びモードレジスタ２０を第３実施形態に適用
することが可能であることはいうまでもない。

【００８６】また、第１乃至第３実施形態では、バンク
間のインターリーブ動作について説明したが、必ずしも
データ線を使用する必要のない消去動作と、データ線へ
のデータの入出力を必要とする読み出し（リード）、あ
るいは書き込み（プログラム）動作とを組見合わせるこ
とにより、同一のバンク内においても、消去動作を一時
停止して読み出し（リード）、あるいは書き込み（プロ
グラム）動作を割り込ませることは可能である。この場
合、消去動作に使用するアドレスカウンタを第２アドレ
スカウンタ８であると仮定すれば、割り込みの後は、第
１アドレスカウンタ６が選択されるが、第２アドレスカ
ウンタ８内に消去動作中であったアドレスを保持してお
けば、このアドレスを使用して消去動作を再開すること
ができる。また、アドレス保持回路を第１アドレスカウ
ンタ６用と第２アドレスカウンタ８用との２つ備えてお
くことでも対応できる。

【００８７】（付記１） 第１周期で動作する第１動作
モードと、第１周期より遅い第２周期で動作する第２動
作モードとを備える半導体記憶装置において、前記第１
動作モード時にアドレスを生成する第１アドレスカウン
タと、前記第２動作モード時にアドレスを生成する第２
アドレスカウンタとを備えることを特徴とする半導体記
憶装置。 （付記２） 前記第１アドレスカウンタは、第１基準ア
ドレスに基づき、前記第１周期で順次アドレスを生成
し、前記第２アドレスカウンタは、第２基準アドレスに
基づき、前記第２周期で順次アドレスを生成することを
特徴とする付記１に記載の半導体記憶装置。 （付記３） 前記第１動作モードにおける前記第１周期
は、外部から供給されるクロック信号に同期して生成さ
れることを特徴とする付記１又は２に記載の半導体記憶
装置。 （付記４） 前記第２動作モードにおける前記第２周期
は、外部から供給されるクロック信号に同期して生成さ
れることを特徴とする付記１又は２に記載の半導体記憶
装置。 （付記５） 外部から供給されるクロック信号を分周し
て前記第２周期を生成する分周器を備えることを特徴と
する付記４に記載の半導体記憶装置。 （付記６） 第１周期で動作する第１動作モードと、第
１周期より遅い第２周期で動作する第２動作モードとを
備える半導体記憶装置において、前記第１動作モードに
おいて、外部から供給されるクロック信号に同期して生
成される第１周期で、第１基準アドレスに基づき順次ア
ドレスを生成する第１アドレスカウンタと、前記第２動
作モードにおいて、外部から供給されるクロック信号と
は非同期に生成される第２周期で、第２基準アドレスに
基づき順次アドレスを生成する第２アドレスカウンタと
を備えることを特徴とする半導体記憶装置。 （付記７） 前記第２動作モードにおいて１つのアドレ
スに対する動作完了を検出する検出部を備え、前記検出
部の出力に基づき、前記第２周期を決定することを特徴
とする付記１乃至３、又は６の少なくとも何れか１項に
記載の半導体記憶装置。 （付記８） 前記第１基準アドレスは、前記第１動作モ
ードにおいて、外部より入力されることを特徴とする付
記２乃至７の少なくとも何れか１項に記載の半導体記憶
装置。 （付記９） 前記第２基準アドレスは、前記第２動作モ
ードにおいて、外部より入力されることを特徴とする付
記２乃至７の少なくとも何れか１項に記載の半導体記憶
装置。 （付記１０） 前記第１動作モードにおいて、前記第１
アドレスカウンタが生成するアドレス数を管理する第１
制御カウンタと、前記第２動作モードにおいて、前記第
２アドレスカウンタが生成するアドレス数を管理する第
２制御カウンタとを備えることを特徴とする付記１乃至
７の少なくとも何れか１項に記載の半導体記憶装置。 （付記１１） 前記第１動作モードにおいては前記第１
アドレスカウンタからのアドレス出力を選択し、前記第
２動作モードにおいては前記第２アドレスカウンタから
のアドレス出力を選択する選択スイッチを備えることを
特徴とする付記１乃至７の少なくとも何れか１項に記載
の半導体記憶装置。 （付記１２） 前記第１及び第２動作モードにおける動
作モードの設定を行うモード設定部を備え、前記モード
設定部により、前記第１あるいは第２アドレスカウンタ
の選択、前記第１あるいは第２制御カウンタの選択、又
は前記選択スイッチによる前記第１あるいは第２アドレ
スカウンタからのアドレス出力の選択のうち少なくとも
何れか１つの選択が行われることを特徴とする付記１乃
至１１の少なくとも何れか１項に記載の半導体記憶装
置。 （付記１３） 前記第１及び第２動作モードのうち少な
くとも何れか１つの動作モードは、２以上のアドレスに
対応する記憶セル対して、前記第１あるいは第２周期で
連続的に行われる読み出しモード、書き込みモード、あ
るいは消去モードのうちの何れか１つのモードであるこ
とを特徴とする付記１乃至１２の少なくとも何れか１項
に記載の半導体記憶装置。 （付記１４） 所定数の記憶セルを１単位とする記憶セ
ル群を所定アドレス領域毎に分割管理する場合におい
て、前記所定アドレス領域毎に、動作中の前記記憶セル
のアドレスを保持するアドレス保持回路を備えることを
特徴とする付記１乃至１３の少なくとも何れか１項に記
載の半導体記憶装置。 （付記１５） 所定数の記憶セルを１単位とする記憶セ
ル群を所定アドレス領域毎に分割管理する場合におい
て、前記所定アドレス領域毎に前記第１及び第２アドレ
スカウンタを備えることを特徴とする付記１乃至１３の
少なくとも何れか１項に記載の半導体記憶装置。 （付記１６） 第１周期で動作する読み出しモードと、
第１周期より遅い第２周期で動作する書き込みあるいは
消去モードとを備える不揮発性半導体記憶装置におい
て、前記読み出しモードにおいて、外部から供給される
クロック信号に同期して生成される第１周期で、第１基
準アドレスに基づき順次アドレスを生成する第１アドレ
スカウンタと、前記書き込みあるいは消去モードにおい
て、外部から供給されるクロック信号に同期して生成さ
れる第２周期で、第２基準アドレスに基づき順次アドレ
スを生成する第２アドレスカウンタとを備えることを特
徴とする不揮発性半導体記憶装置。 （付記１７） 外部から供給されるクロック信号を分周
して前記第２周期を生成する分周器を備えることを特徴
とする付記１６に記載の不揮発性半導体記憶装置。 （付記１８） 第１周期で動作する読み出しモードと、
第１周期より遅い第２周期で動作する書き込みあるいは
消去モードとを備える不揮発性半導体記憶装置におい
て、前記読み出しモードにおいて、外部から供給される
クロック信号に同期して生成される第１周期で、第１基
準アドレスに基づき順次アドレスを生成する第１アドレ
スカウンタと、前記書き込みあるいは消去モードにおい
て、外部から供給されるクロック信号とは非同期に生成
される第２周期で、第２基準アドレスに基づき順次アド
レスを生成する第２アドレスカウンタとを備えることを
特徴とする不揮発性半導体記憶装置。 （付記１９） 前記書き込みあるいは消去モードにおけ
る１つのアドレスに対する前記書き込みあるいは消去動
作の完了を検出する検出部を備え、前記検出部からの検
出信号に基づき、前記第２周期を決定することを特徴と
する付記１８に記載の不揮発性半導体記憶装置。 （付記２０） 前記第１基準アドレスは、前記読み出し
モードにおいて、外部より入力されることを特徴とする
付記１６乃至１９の少なくとも何れか１項に記載の不揮
発性半導体記憶装置。 （付記２１） 前記第２基準アドレスは、前記書き込み
あるいは消去モードにおいて、外部より入力されること
を特徴とする付記１６乃至１９の少なくとも何れか１項
に記載の不揮発性半導体記憶装置。 （付記２２） 前記読み出しモードにおいて、前記第１
アドレスカウンタが生成するアドレス数を管理する第１
制御カウンタと、前記書き込みあるいは消去モードにお
いて、前記第２アドレスカウンタが生成するアドレス数
を管理する第２制御カウンタとを備えることを特徴とす
る付記１６乃至１９の少なくとも何れか１項に記載の不
揮発性半導体記憶装置。 （付記２３） 前記読み出しモードにおいては前記第１
アドレスカウンタからのアドレス出力を選択し、前記書
き込みあるいは消去モードにおいては前記第２アドレス
カウンタからのアドレス出力を選択する選択スイッチを
備えることを特徴とする付記１６乃至１９の少なくとも
何れか１項に記載の不揮発性半導体記憶装置。 （付記２４） 前記読み出しモード、書き込みモード、
及び消去モードにおける動作モードの設定を行うモード
設定部を備え、前記モード設定部により、前記第１ある
いは第２アドレスカウンタの選択、前記第１あるいは第
２制御カウンタの選択、又は前記選択スイッチによる前
記第１あるいは第２アドレスカウンタからのアドレス出
力の選択のうち少なくとも何れか１つの選択が行われる
ことを特徴とする付記１６乃至２３の少なくとも何れか
１項に記載の不揮発性半導体記憶装置。 （付記２５） 前記読み出しモード、書き込みモード、
及び消去モードのうち少なくとも何れか１つの動作モー
ドは、２以上のアドレスに対応する記憶セル対して、前
記第１あるいは第２周期で連続的に行われる動作である
ことを特徴とする付記１６乃至２４の少なくとも何れか
１項に記載の不揮発性半導体記憶装置。 （付記２６） 所定数の記憶セルを１単位とする記憶セ
ル群を所定アドレス領域毎に分割管理する場合におい
て、前記所定アドレス領域毎に、動作中の記憶セルのア
ドレスを保持するアドレス保持回路を備えることを特徴
とする付記１６乃至２５の少なくとも何れか１項に記載
の半導体記憶装置。 （付記２７） 所定数の記憶セルを１単位とする記憶セ
ル群を所定アドレス領域毎に分割管理する場合におい
て、前記所定アドレス領域毎に前記第１及び第２アドレ
スカウンタを備えることを特徴とする付記１６乃至２５
の少なくとも何れか１項に記載の不揮発性半導体記憶装
置。

【００８８】

【発明の効果】本発明によれば、基準となる外部アドレ
スを入力して、これを初期アドレスとして第１周期で動
作する第１アドレスカウンタと、同じく基準となる外部
アドレスを入力して、これを初期アドレスとして第１周
期よりも遅い第２周期で動作する第２アドレスカウンタ
とを備え、選択スイッチで両アドレスカウンタの出力を
切り替え制御して複数の動作モードに対応してアドレス
を順次発生することにより、動作速度の異なる複数の動
作モードを有する半導体記憶装置、及び不揮発性半導体
記憶装置において、アドレスを順次発生させて行う連続
動作の動作性能を向上させることができ、動作モードの
切り替え時にも内部で生成するアドレスの競合がなく、
ＳＤＲＡＭ等が有する高速なデータ転送レートを実現す
ることができる半導体記憶装置、及び不揮発性半導体記
憶装置を提供することが可能となる。

【図面の簡単な説明】

【図１】第１実施形態の不揮発性半導体記憶装置の回路
ブロックである。

【図２】第１実施形態の不揮発性半導体記憶装置におけ
るバースト動作のタイミングチャートを示す波形図であ
る。

【図３】第２実施形態の不揮発性半導体記憶装置の回路
ブロックである。

【図４】第３実施形態の不揮発性半導体記憶装置の回路
ブロックである。

【図５】第３実施形態の不揮発性半導体記憶装置におけ
るバースト動作のタイミングチャートを示す波形図であ
る。

【図６】従来技術のフラッシュメモリにおけるバースト
動作のタイミングチャートを示す波形図である。

【符号の説明】

Ａ１ 分周器 Ｂ１ 書き込み（プログラム）／消去完了検出
回路 ２ 第１制御カウンタ ４ 第２制御カウンタ ６ 第１アドレスカウンタ ８ 第２アドレスカウンタ １０ アドレス制御回路 １１ 選択スイッチ回路 １２、２２ メモリセル制御回路 １４、２４ メモリセルアレイ １６ アドレス保持回路 １８ レジスタ設定回路 ２０ モードレジスタ ３１、４１ バンクＡ ３２、４２ バンクＢ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA01 AD01 AD04 AD05 AD08 AD15 AE05

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１周期で動作する第１動作モードと、
   第１周期より遅い第２周期で動作する第２動作モードと
   を備える半導体記憶装置において、 前記第１動作モード時にアドレスを生成する第１アドレ
   スカウンタと、 前記第２動作モード時にアドレスを生成する第２アドレ
   スカウンタとを備えることを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記第１アドレスカウンタは、 第１基準アドレスに基づき、前記第１周期で順次アドレ
   スを生成し、 前記第２アドレスカウンタは、 第２基準アドレスに基づき、前記第２周期で順次アドレ
   スを生成することを特徴とする請求項１に記載の半導体
   記憶装置。
3. 【請求項３】 前記第１動作モードにおける前記第１周
   期、あるいは前記第２動作モードにおける前記第２周期
   のうち少なくとも何れか一方は、外部から供給されるク
   ロック信号に同期して生成されることを特徴とする請求
   項１又は２に記載の半導体記憶装置。
4. 【請求項４】 第１周期で動作する第１動作モードと、
   第１周期より遅い第２周期で動作する第２動作モードと
   を備える半導体記憶装置において、 前記第１動作モードにおいて、外部から供給されるクロ
   ック信号に同期して生成される第１周期で、第１基準ア
   ドレスに基づき順次アドレスを生成する第１アドレスカ
   ウンタと、 前記第２動作モードにおいて、外部から供給されるクロ
   ック信号とは非同期に生成される第２周期で、第２基準
   アドレスに基づき順次アドレスを生成する第２アドレス
   カウンタとを備えることを特徴とする半導体記憶装置。
5. 【請求項５】 前記第１基準アドレス、及び前記第２基
   準アドレスのうち少なくとも何れか一方は、 前記第１基準アドレスについては前記第１動作モードに
   おいて外部より入力され、 前記第２基準アドレスについては前記第２動作モードに
   おいて外部より入力されることを特徴とする請求項２乃
   至４の少なくとも何れか１項に記載の半導体記憶装置。
6. 【請求項６】 前記第１動作モードにおいて、前記第１
   アドレスカウンタが生成するアドレス数を管理する第１
   制御カウンタと、 前記第２動作モードにおいて、前記第２アドレスカウン
   タが生成するアドレス数を管理する第２制御カウンタと
   を備えることを特徴とする請求項１乃至４の少なくとも
   何れか１項に記載の半導体記憶装置。
7. 【請求項７】 第１周期で動作する読み出しモードと、
   第１周期より遅い第２周期で動作する書き込みあるいは
   消去モードとを備える不揮発性半導体記憶装置におい
   て、 前記読み出しモードにおいて、外部から供給されるクロ
   ック信号に同期して生成される第１周期で、第１基準ア
   ドレスに基づき順次アドレスを生成する第１アドレスカ
   ウンタと、 前記書き込みあるいは消去モードにおいて、外部から供
   給されるクロック信号に同期して生成される第２周期
   で、第２基準アドレスに基づき順次アドレスを生成する
   第２アドレスカウンタとを備えることを特徴とする不揮
   発性半導体記憶装置。
8. 【請求項８】 外部から供給されるクロック信号を分周
   して前記第２周期を生成する分周器を備えることを特徴
   とする請求項７に記載の不揮発性半導体記憶装置。
9. 【請求項９】 第１周期で動作する読み出しモードと、
   第１周期より遅い第２周期で動作する書き込みあるいは
   消去モードとを備える不揮発性半導体記憶装置におい
   て、 前記読み出しモードにおいて、外部から供給されるクロ
   ック信号に同期して生成される第１周期で、第１基準ア
   ドレスに基づき順次アドレスを生成する第１アドレスカ
   ウンタと、 前記書き込みあるいは消去モードにおいて、外部から供
   給されるクロック信号とは非同期に生成される第２周期
   で、第２基準アドレスに基づき順次アドレスを生成する
   第２アドレスカウンタとを備えることを特徴とする不揮
   発性半導体記憶装置。
10. 【請求項１０】 前記書き込みあるいは消去モードにお
    ける１つのアドレスに対する前記書き込みあるいは消去
    動作の完了を検出する検出部を備え、 前記検出部からの検出信号に基づき、前記第２周期を決
    定することを特徴とする請求項９に記載の不揮発性半導
    体記憶装置。