WO2007013568A1 - 半導体記憶装置 - Google Patents

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WO2007013568A1
WO2007013568A1 PCT/JP2006/314927 JP2006314927W WO2007013568A1 WO 2007013568 A1 WO2007013568 A1 WO 2007013568A1 JP 2006314927 W JP2006314927 W JP 2006314927W WO 2007013568 A1 WO2007013568 A1 WO 2007013568A1
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WO
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data
address
semiconductor memory
memory device
write
Prior art date
Application number
PCT/JP2006/314927
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English (en)
French (fr)
Inventor
Noboru Asauchi
Original Assignee
Seiko Epson Corporation
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Publication date
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Priority to CN2006800272546A priority patent/CN101228589B/zh
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Priority to AU2006273264A priority patent/AU2006273264A1/en
Priority to CA002616350A priority patent/CA2616350A1/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Definitions

  • the present invention relates to a semiconductor memory device accessed sequentially and an address management method in the semiconductor memory device accessed sequentially.
  • Semiconductor memory storage devices for example, EE EE PP RR OO MM, for example, are known. .
  • the semiconductor memory storage device such as here is a relatively low-priced product, so that the remaining consumption material remains. It is used as a storage device for storing data in relation to consumption or consumption data.
  • the . also, it has multiple data storage storage areas, for example, EE EE PP RR OO MM area and Mamassk RR OO MM area.
  • Semiconductor memory storage devices are also being put to practical use. . In a semiconductor memory storage device having a plurality of data case storage areas, use the MAMASK RR OO MM area area here. Therefore, it is unnecessary to read / write data from / to the semiconductor memory storage device and to write / write data for exclusive use only. There are advantages that become . Disclosure of the invention
  • the sequential access type semiconductor memory device has a single data storage area having a writable area smaller than the read-only area, it is counted up to the last address of the read-only area. Otherwise, it will not be possible to return to the start address of the writable area. As a result, there is a problem that it takes time to write data that requires more time than data reading.
  • each data storage area is An addressless decoder must be provided, and the circuit configuration scale tends to increase.
  • the present invention has been made to solve the above-described problem, and in a semiconductor memory device, the data writing time is shortened and the circuit configuration necessary for address designation is reduced. With the goal.
  • a first aspect of the present invention provides a semiconductor memory device.
  • the semiconductor memory device specifies a target address to be accessed by counting a count value, and an address counter having a maximum count value different between data reading and writing.
  • a non-volatile memory array that is sequentially accessed up to the target address specified by the address counter, and data for writing write data in a predetermined address unit from the target address of the memory array Writing means; and data reading means for reading data from a target address of the memory array.
  • the target address to be accessed is specified by using the address counter whose maximum count value is different at the time of reading and writing data.
  • the data write time can be shortened and the circuit configuration necessary for address designation can be reduced.
  • the addressless counter is
  • the head address of the memory array may be designated after counting the count value up to each maximum count value. In this case, it is possible to return to the top address of the memory array after the count value reaches the maximum count value.
  • the address counter is
  • the number of external clock signals may be counted in synchronization with an external clock signal input from the outside of the semiconductor memory device.
  • a desired address of the memory array can be designated by an external clock signal.
  • the memory array includes: a first storage area having a first final address; and a first storage area having a second final address. And a second storage area following the maximum storage power
  • the count value is a count value corresponding to the first final address
  • the maximum count value at the time of reading is a value obtained by adding a predetermined value to the count value corresponding to the second final address. May be. In this case, since the address designating process for the second storage area is not executed when data is written, the time required for writing data to the first storage area can be shortened.
  • the address counter may specify a head address of the first storage area in the memory array after counting up to each maximum count value. In this case, it is possible to return to the first address of the first storage area after the count value reaches the maximum force count value.
  • the first storage area is a storage area where data can be written, and the second storage area can only read data. It can be a storage area. In this case, only the address designating process for the first storage area is executed when writing data, and the addressing process for the first and second storage areas is executed when reading data.
  • the first storage area is a storage area capable of storing 128-bit data
  • the second storage area is 64 bits.
  • the address counter is an 8-bit address counter, and when writing, the value of the 8th bit takes 1, and then the first address of the first storage area is specified.
  • the first address of the first storage area may be specified after all the 8-bit values are 1. In this case, it is possible to return to the first address of the first storage area after the count value reaches 256 times when reading data and after the count value reaches 128 bits when writing data. .
  • the second aspect of the present invention is a nonvolatile memory that is accessed sequentially until the target address specified by an address counter that counts in synchronization with an external clock is reached.
  • an address management method in a semiconductor memory device having an emissive memory array it is determined whether an access request to the memory array is a write request or a read request, and the access request is a write request, When the clock is counted up to the first maximum power value, the head address of the memory array is designated, the access request is a read request, and the external clock is connected to the first clock. When counting up to a second maximum count value larger than the maximum count value, the start address of the memory array may be designated.
  • the address management method it is possible to obtain the same functions and effects as those of the semiconductor memory device according to the first aspect of the present invention, and the key according to the second aspect of the present invention.
  • the dress management method can be implemented in various modes in the same manner as the semiconductor memory device according to the first mode of the present invention.
  • the method according to the second aspect of the present invention can also be realized as a program and a computer-readable recording medium recording the program.
  • FIG. 1 is a block diagram showing a functional internal configuration of the semiconductor memory device according to this embodiment.
  • FIG. 2 is an explanatory view schematically showing an internal configuration map of the memory array provided in the semiconductor memory device according to the present embodiment.
  • Figure 3 is a timing chart showing the temporal relationship between the reset signal RST, the external clock signal SC :, the data signal SDA, and the address counter value when the read operation is executed.
  • FIG. 4 is a flowchart showing a processing routine of data read processing executed by the semiconductor memory device and the host computer of this embodiment.
  • Figure 5 shows the reset signal RST and external clock signal S during the write operation. This is a timing chart showing the temporal relationship between CK, data signal SDA, and address counter value.
  • FIG. 6 is a flowchart showing a processing routine of data write processing executed by the semiconductor memory device 10 and the host computer of this embodiment.
  • FIG. 7 is an explanatory diagram showing an application example of the semiconductor memory device according to this embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a functional internal configuration of the semiconductor memory device according to this embodiment.
  • FIG. 2 is an explanatory diagram schematically showing an internal configuration map of a memory array provided in the semiconductor memory device according to the present embodiment.
  • the semiconductor storage device 10 is a sequential access type storage device that does not require input of address data for designating an access destination address from the outside.
  • Semiconductor memory device 1 0 includes memory array 1 00, addressless counter 1 1 0, IN / OUT controller 1 20, ID comparator 1 3 0, write Z read controller 1 40, increment controller 1 5 0, charge pump circuit 1 6 0, 8 bit latch register 1 70 is provided. Each circuit is connected by a bus-type signal line.
  • the memory array 100 includes an EEP ROM array 10 1 and a mask ROM array 10 2.
  • EEPROIV [Array 1 and 1 is a storage area that has the characteristics of an EEPROM that can electrically erase and write data.
  • the mask ROM array 102 is a storage area having the characteristics of a mask ROM that cannot be erased or rewritten in which data is written during the manufacturing process.
  • the EEPROM array 10 1 and mask ROM array 10 2 of the memory array 10 0 are provided with a plurality of data cells (memory cells) that store 1-bit information schematically shown in FIG. .
  • the memory array 100 has 8 addresses (addresses for 8 bits of data) as a predetermined address unit in one row.
  • an EEPROM array 1 0 1 contains 8 data cells (8 bits) in one row and 16 data cells (16 words) in one column. 1 6 words x 8 bits (1 28 Bit) data can be stored.
  • 8 data cells (8 bits) and 1 ⁇ (8 data cells (8 words) are arranged in 1 row, 8 words X 8 bits (64 (Bit) data can be stored.
  • the memory array 100 in the present embodiment includes the EEPROM array 1001 and the mask ROM array 1002.
  • Identification information (ID information) for identifying each semiconductor memory device is stored in the first 3 addresses of the EE PROM array 10 1 (A0 to A2 column in the first row, ⁇ 3 bits). Writing to the first line including the first 3 addresses is prohibited, and cannot be rewritten after shipment from the factory, for example.
  • the 9th address of EE PROM array 1 0 1 (0 8 H) to 1 6th address (0 FH) and 1 7th address (1 0 H) to 24th address (0 7 H) stores '16 bits of information that can be rewritten under certain conditions.
  • a line constituted by the ninth address to the 16th address and the 17th address to the 24th address is a write restricted line, or the ninth address to the 16th address.
  • 8 addresses from the 1st 7th address to the 24th address are sometimes referred to as the write limit storage address for a specific address unit.
  • the certain condition is, for example, when the stored information is information about ink consumption, and the value of the written data is larger than the value of the existing data. Or, if the stored information is information related to the remaining amount of ink, the value of the data to be written is smaller than the value of the existing data.
  • the mask ROM array 1 0 2 is written with information (data) when the memory array is manufactured. After the memory array is manufactured, writing cannot be executed even before shipment from the factory.
  • the mask ROM array 10 2 is a 64-bit data storage area, and the maximum address of the mask ROM array 10 2 that can be logically specified is 1 9 2 (BFH).
  • 0 0 has a circuit configuration that outputs dummy data (for example, 0) until the 2nd 56th address (FFH) even after the maximum address of the mask ROM array 10 2 is exceeded. Yes.
  • the memory array 100 becomes an easy-to-handle memory array that virtually has two storage areas of 1 2 8 words X 1 2 8 bits.
  • the memory array 100 includes a plurality of rows in units of 8 bits. However, each row is not an independent data cell column. This is realized by bending in bit units. In other words, for the sake of convenience, the row containing the 9th bit is simply called the 2nd byte, and ⁇ the row containing the 1st 7th bit is simply called the 3rd byte.
  • sequential access method in order to access from the head sequentially, so-called sequential access method, and to the desired address possible in the random access method. Direct access is not possible.
  • Each data cell in the memory array 100 is connected to a word line and a bit (data) line. Select the corresponding word line (row) (apply a selection voltage), Data is written to the data cell by applying a write voltage to the corresponding bit line. Also, the corresponding word line (row) is selected, the corresponding bit line is connected to the IN / OUT controller 120, and the data (1 or 0) in the data cell is read depending on whether or not current is detected.
  • the predetermined address unit in this embodiment can be said to be the number of addresses (number of data cells) that can be written by applying a write voltage to one of the lead lines.
  • the column selection circuit 103 connects the columns (bit lines) sequentially to the I N / QUT controller 120 according to the number of external clock pulses counted by the address counter 110. For example, the column selection circuit 10 03 selects a bit line according to the value of the lower 4 bits of the 8-bit value indicating the number of clock pulses counted by the address counter 110.
  • the row selection circuit 104 sequentially applies a selection voltage to the rows (word lines) according to the number of external clock pulses counted by the address counter 1 1 0. For example, the row selection circuit 104 selects a word line according to the value of the upper 4 bits of the 8-bit value indicating the number of clock pulses counted by the address counter 110. As described above, in the semiconductor memory device 10 according to the present embodiment, access to the memory array 100 using the address data is not executed, and according to the number of clock pulses counted exclusively by the address counter 110. Access to the desired address is performed.
  • the address counter 110 is connected to the reset signal terminal RSTT, clock signal terminal SCKT, column selection circuit 103, row selection circuit 104, and light Z read controller 140.
  • Address counter 1 1 0 is reset to the initial value by setting the reset signal input via reset signal terminal RSTT to 0 '(or low). After the reset signal is set to 1, the external clock The number of clock pulses is counted (count value is incremented) in synchronization with the falling edge of the clock pulse input via signal terminal SCKT.
  • the address counter 110 used in this embodiment is an 8-bit address counter that stores eight clock pulses corresponding to the number of data cells (bits) in one row of the memory array 100. .
  • the initial value may be any value as long as it is associated with the start position of the memory array 100, and generally 0 is used as the initial value.
  • the address counter 1 1 0 includes a carry-up unit 1 1 1 for setting the maximum force count value of the number of clock pulses to be counted. Address counter 1
  • the address counter 110 used in the present embodiment uses different maximum count values when writing data to the memory array .1 00 and when reading data from the memory array 100. Specifically, when the address counter 1 1 0 receives a notification from the write Z read controller 140 that the requested access is a data write, the maximum counter in the carry-up unit 1 1 1 1 Set the value to 1 28 bits. On the other hand, when the end address counter 1 1 0 receives a notification from the write read controller 1 40 that the requested access is data read, the carry up unit 1 1 1 sets the maximum count value to 2 5 Set to 6 bits.
  • the memory array 100 including the EE PROM array 1001 and the mask ROM array 102 is used.
  • EE PROM array 10 01 has 1 28 addresses from address 1 (00H) to address 1 28 (7 FH), and mask ROM array 102 has address 1 29 (80 H).
  • It has 64 addresses of 1st 92nd address (B FH). Since data cannot be written to the mask ROM array 1 0 2
  • the maximum power count value of the address counter 1 1 0, that is, the maximum address of the memory array 100 that can be specified by the address counter 1 1 0 is the 128th address. As a result, it is possible to omit counting the address corresponding to the mask ROM array 102 that cannot write data, and to reduce the time required for writing data.
  • the maximum count value of the address counter 110 that is, the maximum address of the memory array 100 that can be designated by the address counter 110 is the 256th address.
  • the address corresponding to the mask ROM array 10 2 can be accessed, and the data stored in the mask ROM array 10 2 can be read.
  • the mask ROM array 10 2 is a 64-bit data storage area, and the maximum address of the mask ROM array 10 2 that can be logically specified is 1 92. R ⁇ After the maximum address of the M array 1 0 2 is exceeded, dummy data is output until the address reaches 256 (F FH).
  • the IN / OUT controller 120 transfers the write data input to the data signal terminal SDAT to the memory array 100, or receives the data read from the memory array 100 and receives the data signal terminal S It is a circuit for outputting to DAT.
  • I NZOUT controller 1 20 is connected to data signal terminal SDAT, reset signal terminal RS TT, memory array 1 00, write // read controller 1 40, and according to the request from write / load controller 140
  • the data transfer direction to the memory array 100 and the data transfer direction (of the signal line connected to the data signal terminal S DAT) to the data signal terminal S DAT are switched and controlled.
  • An input signal line from the data signal terminal S D AT to the I N / OUT controller 120 is connected to an 8-bit latch register 170 that temporarily stores write data input from the data signal terminal SDAT.
  • the 8-bit latch register 170 has an input signal from the data signal terminal SDAT.
  • the data string (MS B) input via the line is held until it becomes 8 bits, and when 8 bits are aligned, the 8-bit data held for the EEPROM array 1 0 1 Is written.
  • the 8-bit latch register 170 is a so-called FIF 0 type shift register, and when the 9th bit of the input data is newly latched, the already latched 1st bit data is released.
  • the I NZOUT controller 1 20 sets the data transfer direction for the memory array 1 00 to the read direction when the power is ON and resets, and the input signal line between the 8-bit latch register 1 70 and the I NZOUT controller 1 20 is Data input to the data signal terminal S DAT is prohibited. This state is maintained until a write processing request is input from the write / read controller 140. Therefore, the data of the first 4 bits of the data string input via the data signal terminal S DAT after the reset signal is input is not written to the memory array 100. On the other hand, the first 4 bits of the memory array 100 ( The data stored in the 4th bit is don't care) is sent to the ID comparator 1 30. As a result, the first 4 bits of the memory array 100 are read-only.
  • the ID comparator 1 30 is connected to the clock signal terminal S CKT, the data signal terminal SD AT, and the reset signal terminal RSTT, and the identification data included in the input data string input via the data signal terminal SDAT and the memory array 1 Determine whether the identification data stored in 00 (EE PROM array 1 0 1) matches. More specifically, the ID comparator 100 acquires the first 3 bits of the operation code input after the reset signal RST is input, that is, identification data.
  • ID comparator 1 3 0 is a 3-bit register (not shown) that stores identification data included in the input data string, and the most significant 3 bits of identification data obtained from memory array 100 via IN / OUT controller 1 20 Has a 3-bit register (not shown) to store, and the values in both registers match It is determined whether or not the identification data matches depending on whether or not to do so.
  • the ID comparator 130 sends an access permission signal EN to the write Z read controller 140 when both identification data match.
  • Write / Read controller 140 is IN / OUT controller 1 20 ID comparator 1 3 0 , Increment controller 15 0, Charge pump circuit 16 0, Clock signal terminal S CKT, Data signal terminal SDAT, Reset signal terminal RS TT.
  • the write / load controller 140 is connected to the data signal terminal in synchronization with the fourth clock signal after the reset signal RST is input.
  • a circuit that checks the write / read control information (4th bit information following the 3-bit ID information) input via DAT and switches the internal operation of the semiconductor memory device 10 to either write or read. is there. Specifically, when the write enable signal AEN from the ID comparator 13 0 and the write enable signal WEN 1 from the increment controller WEN 1 are input, the write Z read controller 140 receives the acquired write Analyzes / read command. If it is a write command, the write / read controller 140 switches the data transfer direction of the bus signal line to the write direction with respect to the IN / OUT controller 120, and a write enable signal for permitting the write.
  • the existing data DE already stored in the write-restricted row DE The write data DI is already stored in the write limit line if the write data DI is data that has a characteristic that the value decreases (decrement).
  • Incorrect data DI data is garbled and incorrect data input is reduced or prevented.
  • This function is provided by an increment controller in the former case and a decrement controller in the latter case. In this embodiment, the former will be described as an example in the following description.
  • the increment controller 15 0 is connected to the reset signal terminal R ST T, the write / read controller 14 0, and the charge pump circuit 16 0 via signal lines.
  • the increment controller 1 5 0 has a 4-bit counter 1 5 1 and 8-bit internal registers 1 5 2 and 1 5 3 inside.
  • Increment controller 1 5 0 determines whether or not the write data DI written to the write-restricted row is larger than the existing data DE already stored in the write-restricted row. Furthermore, the EEPROM array 1 0 1 Determine whether the data written to is correctly written (verify, verify).
  • Increment controller 1 5 0 reads the existing data DE from the write-restricted row of EEPROM array 1 0 1 at the timing when write data DI is latched in 8-bit latch register 1 7 0, and provides 8-bit internal register 1 5 Store in 2. Increment controller 1 5 0 compares existing data ED to be read with write data DI input to 8-bit latch register 1 ⁇ 0 in 1-bit units, and write data DI is larger than existing data DE. It is determined whether the data is. In order to speed up the processing and reduce the circuit scale, it is desirable that the input write data is MSB.
  • Increment controller 15 0 outputs write enable signal WEN 1 to write read controller 14 0 when write data DI is larger than existing data DE.
  • the increment controller 1 5 0 can write the write enable signal WEN only if the write data DI is larger than the existing data DE in all write-restricted rows. 1 is output.
  • Increment controller 1 5 0 verifies whether the data has been written correctly after writing the write data. If the write data is not written correctly, the 8-bit internal register 15 The existing data DE stored in 2 is written back to the memory array 1 0 0.
  • the 4-bit counter 1 5 1 provided in the increment controller 1 5 0 is 8 bits behind the external clock signal from the write standby state, and the charge pump circuit 1 6 Internal oscillator provided for 0 1 6 2 Receives an internal clock signal from 2 and starts counting up.
  • the count value counted up by the 4-bit counter 1 5 1 is input to the column selection circuit 1 0 3 and the row selection circuit 1 0 4, and the existing data DE just written is read out.
  • the charge pump circuit 160 selects the write voltage required to write data to the EEPROM array 10 0 1 based on the request signal from the write / read controller 140. This is a circuit for supplying the selected bit line via the circuit 103.
  • the charge pump circuit 160 has an internal oscillator 16 2 'that generates the necessary operating frequency when boosting the voltage, and boosts the voltage obtained via the positive power supply terminal VDDT, thereby increasing the required write voltage. Generate.
  • FIG. 3 is a timing chart showing the temporal relationship between the reset signal RST, the external clock signal SCK :, the data signal SDA, and the address counter value when the read operation is executed.
  • FIG. 4 is a flowchart showing a processing routine of data read processing executed by the semiconductor memory device 10 and the host computer of this embodiment.
  • the semiconductor memory device 10 starts the memory side read processing.
  • the host computer synchronizes the data signal SDA including the 4-bit operation code with the external clock signal and inputs it to the data signal terminal SDAT of the semiconductor memory device 10. More specifically, the host computer first transmits 3-bit identification information to the semiconductor memory device 10 (step S f 100 2).
  • the memory array 1000 contains identification information ID 0, ID 1, ID 2, and command bits for deciding to write or read in the 4th bit from the beginning, as shown in Fig. 3. ing.
  • the comparison of identification information is performed as follows.
  • the ID comparator 1 30 of the semiconductor memory device 10 executes an ID search process for determining whether or not the input identification information matches the identification information stored in the memory array 100 (Sml OO). Specifically, the ID comparator 130 receives the data input to the data signal terminal S DAT in synchronization with the rising edges of the three clock signals SCK after the reset signal RST is switched from low to high, that is, Acquire 3-bit identification information and store it in the first 3-bit register. At the same time, the ID comparator 1 3 0 acquires data from the address of the memory array 1 00 specified by the counter values 00, 0 1 and 0 2 of the address counter 1 1 0, that is, 'stores in the memory array 1 00 The obtained identification information is acquired and stored in the second 3-bit register.
  • the ID comparator 130 determines whether or not the identification information stored in the first and second registers match, and if the identification information does not match (step Sm l 0 0 : mismatch), IN / OUT
  • the controller 120 maintains the high impedance state for the input signal line between the 8-bit latch register 170 and the IN / OUT controller 120. As a result, access to the memory array 100 is not permitted, and the data read process ends.
  • the ID comparator 130 will Sm 1 00: Match), output the access enable signal AEN to the write Z read controller 140.
  • the host computer sets the command bit (read command, eg, 0 bit) in synchronization with the rising edge of the fourth clock signal SCK after the reset signal RST switches from low to high. Input to signal terminal S DAT (step S h 104).
  • the write Z read controller 140 that has received the access permission signal A EN obtains the command bit sent to the bus signal line via the data signal terminal S DAT and determines whether or not it is a write command. To do.
  • Write Read controller 14 ⁇ Outputs read command to I NZOUT controller 12 ⁇ if the acquired command bit is not a write command.
  • the IN / OUT controller 120 that has received the read command changes the data transfer direction to the memory array 100 to the read direction (output state) (step Sm 1 0 2) and transfers the data from the memory array 100. Allow.
  • the write / read controller 140 notifies the address counter 110 that the requested access is data reading. In response to this notification, the count-up unit 1 1 1 of the address counter 1 1 0 sets the maximum count value to 256 bits.
  • the host computer uses the clock signal S CK of the number of clock pulses corresponding to the address where the access is desired, that is, the address where the data desired to be read is stored, to the clock signal terminal S of the semiconductor memory device 10. Output to CKT (step S h 1 0 6).
  • the address counter 110 in the semiconductor memory device 10 counts up in synchronization with the falling edge of the clock signal SCK and counts the number of input clock pulses (Sm 104). Since the force counter value of the address counter 110 after the operation code is input is 04, it is read from the existing data DE stored in 04H of the memory array 100.
  • Memory array of semiconductor memory device 10 according to this embodiment 1 00 has only addresses from 0 0H to B FH, but as described above, the address counter 1 1 0 is set to 25 6 bits (address F in the carry-up section 1 1 1). Counts up to FH).
  • the addresses COH to FFH are pseudo areas, and the corresponding addresses do not exist in the memory array 100.
  • the period during which such pseudo areas are accessed is the value for the data signal terminal SDAT. “0” is output.
  • the address counter 1 1 0 counts up to the number of clock pulses corresponding to the address F FH, that is, 2 56
  • the address on the memory array 100 specified by the address counter 1 1 0 is the address Return to 00H (Step S m 106).
  • the address counter 1 1 0 counts up to the number of clock pulses corresponding to the address F FH, that is, 2 56
  • the address on the memory array 100 specified by the address counter 1 1 0 is the address Return to 00H (Step S m 106).
  • the first address 0 0 H of the EEPROM 10 1 in the memory array 100 is the next access address address. As fingered.
  • the existing data DE stored in the memory array is sequentially output to the data signal terminal S DAT via the I NZOUT controller 120 in synchronization with the falling edge of the clock signal S CK (step Sm 1 08)
  • the output existing data DE is retained for the period until the next falling edge of the clock signal SCK.
  • the count value in the address force counter 110 is incremented by one, and as a result, the existing data stored in the next address (data cell) in the memory array 100 DE is output to the data signal terminal SDAT. This repeated operation is performed in synchronization with the clock signal S CK until the desired address is reached.
  • the semiconductor memory device 10 in this embodiment is a sequential access type memory device
  • the host computer issues the number of clock signal pulses corresponding to the address desired to be read or written, and Dress counter 1 1 0
  • the counter value must be incremented to the count value corresponding to the given address.
  • the existing data DE is counted in the address counter 1 1 0, which is incremented sequentially in synchronization with the clock signal SCK. Sequentially read from the address specified by the data value.
  • the host computer receives data that is output sequentially from the semiconductor memory device 10 (step S h i 0 8). As described above, since the memory array 100 in this embodiment is a sequential access memory, the data stored in the memory array 100 is sequentially read until the desired address is reached. The host computer specifies data of a desired address by managing the data output from the semiconductor memory device 10 and the number of clock pulses output to the semiconductor memory device 10 in association with each other. Get (S h 1 1 0).
  • a reset signal RST of 0 or LOW is input from the host computer, and the semiconductor memory device 10 is put in an operation code reception standby state.
  • FIG. 5 is a timing chart showing the temporal relationship among the reset signal R ST T, the external clock signal S CK, the data signal SDA, and the address counter value when the write operation is executed.
  • FIG. 6 is a flowchart showing a processing routine of data write processing executed by the semiconductor memory device 10 host computer of this embodiment. In the semiconductor memory device 10 according to the present embodiment, writing is executed in row units (8-bit units), that is, in predetermined address units (8 address units).
  • the host computer synchronizes the data signal S DA including the 4-bit operation code with the external clock signal and inputs it to the data signal terminal S DAT of the semiconductor memory device 10. More specifically, the host computer first transmits 3-bit identification information to the semiconductor memory device 10 (step S f 2 0 2).
  • the ID comparator 1 3 0 of the semiconductor memory device 10 executes ID search processing for determining whether or not the input identification information matches the identification information stored in the memory array 1 0 0 ( Sm 2 0 0). Specifically, the ID comparator 1 3 0 is input to the data signal terminal S DAT in synchronization with the rising edges of the three clock signals SCK after the reset signal RST is switched from low to high. Data, ie, 3-bit identification information is acquired and stored in the first 3-bit register.
  • ID comparator 1 '3 0 has a counter value 0 0, 0 1 of address counter 1 1 0
  • the data is acquired from the address of the memory array 100 specified by 0 2, that is, the identification information stored in the memory array 100 is acquired and stored in the second 3-bit register.
  • the ID comparator 13 0 determines whether or not the identification information stored in the first and second registers match. If the identification information does not match (step Sm2 0 0: mismatch), the I NZOUT controller 1 2 0 holds the high impedance state for the input signal line between the 8-bit latch register 1 7 0 and the I NZOUT controller 1 2 0. As a result, access to the memory array 10 0 is not permitted, and the data read process ends. On the other hand, if the identification information stored in the 1st and 2nd registers match (step. S m 2 0 0: match), the ID comparator 1 3 0 will send the write / read controller 1 4 0 In response, the access permission signal AEN is output. 2006/314927
  • the host computer synchronizes the command bit (write command, eg, 1 bit) in synchronization with the rising edge of the fourth clock signal SCK after the reset signal R ST switches from low to high.
  • Is input to the data signal terminal S DAT (Step Sh 204).
  • the write Z read controller 140 that received the access permission signal A EN obtains the command bit sent to the bus signal line via the data signal terminal S DAT and determines whether it is a write command. judge.
  • Write z Read controller 1 40 allows write to I NZOUT controller 120 when the acquired command bit is a write command and write enable signal WEN 1 is received from increment controller 1 5 0 Outputs signal WEN 2.
  • the I NZOUT controller 120 changes the data transfer direction to the memory array 100 to the write direction (input state) (step Sm 202) and allows the data transfer to the memory array 100.
  • the write Z read controller 140 notifies the address counter 110 that the requested access is data writing. In response to this notification, the count-up unit 1 1 1 of the address counter 1 1 0 sets the maximum count value to 1 28 bits.
  • the host computer outputs to the clock signal terminal S CKT of the semiconductor memory device 10 the clock signal S CK having the number of clock pulses corresponding to the address desired to be accessed, that is, the address desired to write data (step).
  • S h 20 6 When the address counter 1 1 0 counts up to the number of clock pulses corresponding to the address 7 FH, that is, 1 2 8, the address on the memory array 1 00 specified by the address counter 1 1 0 returns to the address 00H. (Step Sm206). In other words, when the value of the 8th bit (most significant bit) of the 8-bit register of address counter 110 becomes 1, the first address 00H of EE PROM 1 0 1 in memory array 100 becomes the next access. Specified as an address.
  • 16-bit write data is written to the memory array 10 0 in one row and 8 bits.
  • the 8-bit data from the most significant bit (MS B) of the write data DI is sequentially latched into the 8-bit latch register 1700 in synchronization with the rising edge of the clock signal SCK. .
  • the write enable signal WEN 2 is output to the I NZOUT controller '1 2 0, the existing data after the 8th address of the memory array 10 0 0 is synchronized with the falling edge of the clock signal SCK.
  • Data is sequentially output on the data output signal line (data signal terminal SDA).
  • the existing data DE output on the data output signal line is the write data input to the increment controller 150 and the latched data in the 8-bit latch register 170.
  • the IN / OUT controller 1 2 0 changes the data transfer direction to the memory array 1 0 0 to the write direction, and the signal line between the 8-bit latch register 1 7 0 and the I NZOUT controller Cancels the high impedance setting and allows data transfer.
  • write data DI ( ⁇ or 1) is transferred to each 0 bit line.
  • the write Z read controller 140 requests the charge pump circuit 160 to generate a write voltage after the rising edge of the clock signal SCK in the eighth cycle after the write standby state, and the generated write voltage is
  • the bit line selected by the column selection circuit 10 3 is applied to all the bit lines in this embodiment, and as a result, the 8-bit data stored in the 8-bit latch register 170 “1” and “0” forces are written to the write limit line at once.
  • the increment controller 150 is provided during the clock low period.
  • a count value for designating the address of the existing 8-bit data DE just written by the 4-bit counter 1 51 is input to the column selection circuit 103 and the row selection circuit 104.
  • the 8-bit existing data DE that has just been written is output from the IN / OUT controller 120, and the 8-bit internal register 1 5 3 provided in the increment controller 150 is passed through the I NZO UT controller 120.
  • Stored in Increment controller 1 5 0 determines whether 8-bit existing data DE stored in 8-bit internal register 15 3 matches 8-bit write data DI stored in 8-bit latch register 1 70. Verify whether or not.
  • the write data DI is 16-bit data
  • the write-restricted row is 2 rows (8 addresses X 2).
  • the write to the write-restricted row Writing of data DI is completed.
  • the write data sent from the host computer has the same value (0 or 1) as the data currently stored in the memory array 10 0 0 except for the data corresponding to the address to be rewritten. Have. In other words, the address data that cannot be rewritten in the memory array 100 is overwritten with the same value.
  • FIG. 7 is an explanatory diagram showing an application example of the semiconductor memory device according to this embodiment.
  • the semiconductor storage device 10 according to the present embodiment is provided in a storage container for storing a consumption material, for example, an ink storage body 3 10, 3 1 1, 3 12 for storing ink as a printing recording material.
  • a storage container for storing a consumption material for example, an ink storage body 3 10, 3 1 1, 3 12 for storing ink as a printing recording material.
  • each ink container 3 10, 3 1 1, 3 1 2 is installed in the printing apparatus, it is connected to the host computer 300 provided in the printing apparatus via a bus.
  • the data signal line SDA, the clock signal line S CK, the reset signal line RST, the positive power supply line VDD, and the negative power supply line VSS from the host computer 300 are connected to each ink container 3 1 0, 3 1 1, It is connected to the semiconductor memory device 10 0 ′ provided in 3 1 2.
  • information about the amount of ink is stored in the semiconductor storage device 10.
  • the maximum count value of the address counter 110 is different between data writing and data reading. Even when 0 has a plurality of different data storage areas, the circuit configuration required for address designation is reduced, and the semiconductor memory device Device 10 can be made compact. In other words, when writing data, the value corresponding to the maximum address of the EEPROM array 10 1 to which data can be written is set as the maximum count value, and when reading data, the maximum address (logical address) of the mask ROM array 1 0 2 is set.
  • Number + virtual address number is set as the maximum power count value, so that a single address counter 1 1 0 can write data to EEPROM array 1 0 1 and EEPROM ROM array 1 0 1 and Data can be read from the mask ROM array 10 2.
  • the maximum storage capacity in the memory array 100 is set to 2 n, there are two signal lines to be drawn from the address counter 110 to the memory array 100.
  • the circuit for decoding the address can be simplified.
  • the maximum count value at the time of data writing is smaller than the maximum count value at the time of data reading, it is possible to improve the data writing processing speed in the semiconductor memory device 10.
  • data writing takes time compared to data reading.
  • the address specification process is not executed for the mask ROM array 102, which cannot write data.
  • the data writing time can be shortened.
  • the address designating process is also executed for the mask ROM array 10 2, so that desired data can be read from the EEPROM ROM array 10 1 and the mask ROM array 10 2.
  • the improvement in the data write processing speed in the semiconductor memory device 10 becomes more conspicuous when the data and identification information are written into the EEPROM area 10 1 at the time of factory shipment.
  • temporary identification information such as 1 1 1 is stored in the first 3 bits of the EEPROM area 1 0 1.
  • the host computer transmits 1 1 1 as the operation code identification information to the semiconductor memory device 10 and starts writing data to the EE PROM array 1 0 1.
  • the writing of data is completed by writing the identification information to the first row after writing to the second row and 16th row of the EE PROM array 10 1.
  • data is written in 8-bit units from address 08H, and when data writing to address 78H (1st line 6) is completed, the address is 7FH (the number of input clock pulses is 1 2 8 Therefore, the address specified by the address counter 1 1 0 according to the next clock pulse input is 00H, which is the first address of the EEPROM array 1 0 1.
  • the host computer outputs information to be written in the first line, for example, 8-bit data including identification information corresponding to the ink color and ink type to the semiconductor memory device 10. As a result, desired identification information is written in the first row of the EE PR OM array 10 1.
  • the maximum count value of the address counter 1 1 0 is the mask ROM array 1 0 Since the maximum address is set to 2 (the number of logical addresses + the number of virtual addresses), data can be read up to the address B FH of the mask ROM array. Be started. (2)
  • the ink cartridge is used as an application example, but the same effect can be obtained in the toner cartridge. In addition, the same effect can be obtained when applied to a medium storing currency equivalent information such as a prepaid card.
  • the verify process in the above embodiment uses the 4-bit counter and internal oscillator 16 2 to latch into the existing data DE 1 and 8-bit latch register 170 that are latched in the 8-bit internal register 15 3 It may be executed in 8-bit units using the written DI1.
  • the 1st byte write data DI released from the 8-bit latch register 1 70 to MS B in 1-bit units DI It may be executed by comparing 1 and 1 bit of existing data DE 1 read in 1-bit units from the first write-restricted row of the memory array 100 in MSB. In such a case, the increment controller 150 is not needed
  • the present invention can also be applied to a case where only an EEPROM array 101 is provided.
  • the final address of the predetermined line is set to the maximum count value, and the EE PROM Writing after a predetermined row in the array can be prevented, and the rewrite processing up to the predetermined row can be speeded up.
  • 16-bit write data has been described as an example, but in addition to this, one row of the memory array 100, such as 24-bit length and 32-bit length, can be used.
  • the present invention can be applied to data having a data length that is a multiple of the bit length, and the same effect can be obtained.

Landscapes

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Abstract

　半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの書き込みである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を１２８ビットに設定する。一方、半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの読み出しである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を２５６ビットに設定する。この結果、ＥＥＰＲＯＭアレイ１０１およびマスクＲＯＭアレイ１０２における所望のアドレスを指定するために必要な回路構成の小型化が図られる。

Description

半導体記憶装置
技術分野
本発明は、 シーケンシャルにアクセスされる半導体記憶装置およびシーケンシ ャルにアクセスされる半導体記憶装置におけるァ ドレス管理方法に関する。 背景技術
メメモモリリアアレレイイののデデーータタセセルルにに対対ししててシシーー
Figure imgf000003_0001
半半導導体体記記憶憶装装置置、、 例例ええばば、、 EE EE PP RR OO MMがが知知らられれてていいるる。。 ここののよよううなな半半導導体体記記憶憶 装装置置はは、、 比比較較的的廉廉価価ででああるるここととかからら、、 消消費費材材のの残残量量ままたたはは消消費費量量にに関関すするるデデーータタ をを保保持持ささせせるるたためめのの記記憶憶装装置置ととししてて用用いいらられれてていいるる。。 ままたた、、 複複数数ののデデーータタ格格納納領領 域域、、 例例ええばば、、 EE EE PP RR OO MM領領域域ととママススクク RR OO MM領領域域をを有有すするる半半導導体体記記憶憶装装置置もも実実 用用化化さされれてていいるる。。 複複数数ののデデーータタ格格納納領領域域をを有有すするる半半導導体体記記憶憶装装置置でではは、、 ママススクク RR OO MM領領域域をを利利用用すするるここととにによよっってて、、 半半導導体体記記憶憶装装置置にに対対すするる読読みみ出出しし専専用用デデーータタ のの書書きき込込みみがが不不要要ととななるる利利点点ががああるる。。 発明の開示
しかしながら、 シーケンシャルアクセス型の半導体記憶装置が、 読み出し専用 領域よりも小さい書き込み可能な領域を有する単一のデータ格納領域を備える場 合には、 読み出し専用領域の最後のァドレスまでカウントアップされた後でなけ れば、 書き込み可能領域の先頭アドレスに戻ることができない。 この結果、 デー タの読み出しよりも時間を要するデータの書き込み処理に時間を要するという問 題がある。
さらに、 半導体記憶装置においては、 一般的に、 ア ドレスデコーダを用いてァ クセス先のァドレスが指定されるため、 複数のデータ格納領域を備える半導体記 憶装置においては、 各データ格納領域に対してァドレスデコーダを備えなければ ならず、 回路構成規模が大きくなる傾向にある。 本発明は、 上記課題を解決するためになされたものであり、 半導体記憶装置に おいて、 データの書き込み時間の短縮化を図ると共に、 ア ドレスの指定に必要な 回路構成の小型化を図ることを目的とする。
上記課題を解決するために本発明の第 1の態様は、 半導体記憶装置を提供する 。 本発明の第 1の態様に係る半導体記憶装置は、 カウント値を計数してアクセス の対象となる対象ァドレスを指定すると共に、 データの読み出し時と書き込み時 とで最大カウント値が異なるァ ドレスカウンタと、 前記ァ ドレスカウンタによつ て指定された対象ァドレスに至るまでシーケンシャルにアクセスされる不揮発性 のメモリアレイと、 前記メモリアレイの前記対象ァ ドレスから所定のァドレス単 位にて書き込みデータを書き込むデータ書き込み手段と、 前記メモリアレイの対 象ァドレスからデータを読み出すデータ読み出し手段とを備える。
本発明の第 1の態様に係る半導体記憶装置によれば、 データの読み出レ時と書 き込み時とで最大カウント値が異なるァドレスカウンタを用いて、 アクセスの対 象となる対象ァドレスを指定するので、 データの書き込み時間の短縮化を図ると 共に、 ア ドレスの指定に必要な回路構成の小型化を図ることができる。 '
本発明の第 1の態様に係る半導体記憶装置において、 前記ァドレスカウンタは
、 各前記最大カウント値までカウント値を計数した後、 前記メモリアレイの先頭 ア ドレスを指定しても良い。 この場合には、 カウント値が最大カウント値に到達 した後に、 メモリアレイの先頭ア ドレスに戻ることができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記ア ドレスカウンタは
、 前記半導体記憶装置の外部から入力される外部クロック信号に同期して前記外 部クロック信号数を計数しても良い。 この場合には、 外部クロック信号によって メモリアレイの所望のァドレスを指定することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記メモリアレイは、 第 1の最終アドレスを有する第 1の格納領域と、.第 2の最終アドレスを有すると共 に前記第 1の格納領域に続く第 2の格納領域とを備え、 前記書き込み時の最大力 ゥント値は、 前記第 1の最終ア ドレスに対応するカウント値であり、 前記読み出 し時の最大カウント値は、 前記第 2の最終ァドレスに対応するカウント値に所定 値を加えた値であっても良い。 この場合には、 データの書き込み時に第 2の格納 領域に対するァドレス指定処理が実行されないので、 第 1の格納領域に対するデ ータの書き込みに要する時間を短縮することができる。
本発明の第 1の態様に係る半導体記憶装置において、 前記ァドレスカウンタは 、 各前記最大カウント値まで計数した後、 前記メモリアレイにおける前記第 1の 格納領域の先頭アドレスを指定しても良い。 この場合には、 カウント値が最大力 ゥント値に到達した後に、 第 1の格納領域の先頭ァドレスに戻ることができる。 本発明の第 1に態様に係る半導体記憶装置において、 前記第 1の格納領域はデ ータの書き込みが可能な格納領域であり、 前記第 2の格納領域はデータの読み出 しのみが可能な格納領域であっても.良い。 この場合には、 データの書き込み時に は、 第 1の格納領域に対するア ドレス指定処理のみが実行されると共に、 データ の読み出し時には、 第 1および第 2の格納領域に対するアドレス指定処理が実行 される。 ' 本発明の第 1の態様に係る半導体記憶装置において、 前記第 1の格納領域は 1 2 8 ビッ トのデータを格納可能な格納領域であり、 前記第 2の格納領域は 6 4ビ ットのデータを格納可能な格納領域であり、 前記アドレスカウンタは 8ビットの ァドレスカウンタであり、 書き込み時には 8ビット目の値が 1を取った後に、 前 記第 1の格納領域の先頭ァドレスを指定し、 読み出し時には 8ビットの値が全て 1を取った後に、 前記第 1の格納領域の先頭ア ドレスを指定しても良い。 この場 合には、 データの読み出し時にはカウント値が 2 5 6に到達した後に、 データの 書き込み時にはカウント値が 1 2 8ビットに到達した後に第 1の格納領域の先頭 ァドレスに戻るこどができる。
本発明の第 2の態様は、 外部クロックに同期して計数するアドレスカウンタに よって指定された対象ァドレスに至るまでシーケンシャルにアクセスされる不揮 発性のメモリアレイを備える半導体記憶装置におけるァドレス管理方法を提供す る。 本発明の第 2の態様に係るア ドレス管理方法は、 前記メモリアレイに対する アクセスの要求が、 書き込み要求または読み出し要求のいずれであるか判断し、 前記アクセスの要求が書き込みの要求であり、 前記外部クロックを第 1の最大力 ゥント値まで計数した場合には、 前記メモリアレイの先頭ア ドレスを指定し、 前 記アクセスの要求が読み出しの要求であり、 前記外部ク口ックを前記第 1の最大 カウント値よりも大きな第 2の最大カウント値まで計数した場合には、 前記メモ リアレイの先頭ァ ドレスを指定しても良い。
本発明の第 2の態様に係るァドレス管理方法によれば、 本発明の第 1の態様に 係る半導体記憶装置と同様の作用効果を得ることができると共に、 本発明の第 2 の態様に係るァ ドレス管理方法は、 本発明の第 1の態様に係る半導体記憶装置と '同様にして種々の態様にて実現され得る。 ' 本発明の第 2の態様に係る方法は、 この他にも、 プログラム、 およびプログラ ムを記録したコンピュータが読み取り可能な記録媒体としても実現され得る。 図面の簡単な説明
図 1は本実施例に係る半導体記憶装置の機能的な内部構成を示すプロック図で ある。
. 図 2は本実施例に係る半導体記憶装置が備えるメモリアレイの内部構成マップ を模式的に示す説明図である。
図 3は読み出し動作実行時におけるリセット信号 R S T、 外部ク口ック信号 S C ：、 データ信号 S D A、 ア ドレスカウンタ値の時間的関係を示すタイミングチ ヤートである。
図 4は本実施例の半導体記憶装置およびホス ト計算機によって実行されるデー タ読み出し処理の処理ルーチンを示すフローチヤ一トである。
図 5は書き込み動作実行時におけるリセット信号 R S T、 外部クロック信号 S CK、 データ信号 SDA、 アドレスカウンタ値の時間的関係を示すタイミングチ ヤートである。
図 6は本実施例の半導体記憶装置 1 0およびホスト計算機によって実行される データ書き込み処理の処理ルーチンを示すフローチヤ一トである。
図 7は本実施例に係る半導体記憶装置の応用例を示す説明図である。 発明を実施するための最良の形態
以下、 本発明に係る半導体記憶装置および半導体記憶装置におけるァドレス管 理方法について図面を参照しつつ、 実施例に基づいて説明する。
·半導体記憶装置の構成
図 1および図 2を参照して本実施例に半導体記憶装置の構成について説明する 。 図 1は本実施例に係る半導体記憶装置の機能的な内部構成を示すプロック囱で ある。 図 2は本実施例に係る半導体記憶装置が備えるメモリアレイの内部構成マ ップを模式的に示す説明図である。
本実施例に係る半導体記憶装置 1 0は、 外部からアクセス先のアドレスを指定 するァドレスデータを入力する必要のないシーケンシャルアクセス方式の記憶装 置である。 半導体記憶装置 1 0は、 メモリアレイ 1 00、 ァドレスカウンタ 1 1 0、 I N/OUTコントローラ 1 20、 I Dコンパレータ 1 3 0、 ライ ト Zリー ドコントローラ 1 40、 インクリメントコントローラ 1 5 0、 チャージポンプ回 路 1 6 0、 8ビットラッチレジスタ 1 70を備えている。 これち各回路は、 バス 式の信号線によって接続されている。
メモリアレイ 1 00は、 EE P ROMァレイ 1 0 1 とマスク ROMァレイ 1 0 2とを備えている。 EEPROIV [アレイ 1ひ 1は、 データの電気的な消去、 書き 込みが可能な E E P ROMの特性を有する記憶領域である。 マスク ROMアレイ 1 02は、 製造工程時にデータが書き込まれる消去、 書き換え不能なマスク RO Mの特性を有する記憶領域である。 メモリアレイ 1 0 0の EE P ROMァレイ 1 0 1およびマスク ROMァレイ 1 0 2には、 図 2に模式的に示す 1ビッ トの情報を格納するデータセル （メモリセ ル） が複数備えられている。 本実施例では、 図 2に示すようにメモリアレイ 1 0 0は、 1行に 8ア ドレス （データ 8ビッ ト分のア ドレス） を所定のア ドレス単位 として備えており、 例えば、 E E P ROMアレイ 1 0 1には、 1行に 8個のデー タセル （8ビット） 、 1列に 1 6個のデータセル （1 6ワード） が配置されてお り、 1 6ワード X 8ビッ ト （1 28ビッ ト） のデータを格納することができる。 マスク ROMアレイ 1 0 2には、 1行に 8個のデータセル （8ビッ ト） 、 1歹 (Jに 8個のデータセル （8ワード） が配置されており、 8ワード X 8ビット （64ビ ッ ト） のデータを格納することができる。
図 2を参照してメモリアレイ 1 00のァドレスマップについて説明する。 本実 '施例におけるメモリアレイ 1 00は、 既述の通り EE PROMアレイ 1 0 1とマ スク ROMアレイ 1 0 2とを備えている。 EE PROMアレイ 1 0 1の先頭 3ァ ドレス （1行目の A0〜A2列、 ·3ビッ ト） には、 各半導体記憶装置を識別する ための識別情報 （ I D情報） が格納されている。 先頭 3アドレスを含 第 1行目 に対する書き込みは禁止されており、 例えば、 工場出荷後には書き換えることは できない。
図 2の例では、 EE PROMアレイ 1 0 1の第 9ア ドレス. （0 8 H) 〜第 1 6 ア ドレス （0 FH) および第 1 7アドレス （ 1 0 H) 〜第 24ア ドレス （0 7 H ) には、 一定条件の下、 書き換え可能な' 1 6ビットの情報が格納されている。 な お、 本実施例においては、 この第 9アドレス〜第 1 6ア ドレスおよび第 1 7アド レス〜第 24アドレスにより構成される行を書き込み制限行、 あるいは、 この第 9ァドレス〜第 1 6ァ ドレスおょぴ第 1 7ァ ドレス〜第 24ァドレスの各 8ァド レスを、 所定アドレス単位の書き込み制限格納ア ドレス、 と呼ぶことがある。 ま た、 一定条件とは、 例えば、 格納されている情報がインク消費量に関する情報の 場合には、 書き込まれるデータの値が既存のデータの値よりも大きな場合、 ある いは、 格納されている情報がインク残量に関する情報の場合には、 書き込まれる データの値が既存のデータの値よりも小さな場合である。
E E P R O Mアレイ 1 0 1の第 2 5ァドレス以降は書き込みが禁止されている 読み出し専用領域となり、 例えば、 工場出荷後には書き換えることはできない。 なお、 これら各ア ドレスの属性 （ア ドレスマップ） は例示に過ぎず、 書き込み制 限領域に加えて、 書き込みの制限のない書き込み可能領域を備えるように各ァド レスの属性が決定されても良い。
マスク R O Mアレイ 1 0 2は、 メモリアレイ製造時に情報 （データ） が書き込 まれており、 メモリアレイ製造後は、 工場出荷前であっても書き込みを実行する ことはできない。 なお、 マスク R O Mアレイ 1 0 2は、 6 4 ビッ トのデータ格納 領域であり、 論理的に指定可能なマスク R O Mアレイ 1 0 2の最大ァドレスは 1 9 2 ( B F H) となるが、 メモリアレイ 1 0 0は、 マスク R O Mアレイ 1 0 2の 最大アドレスを超えた後であっても、 第 2 5 6ア ドレス （F F H) までは、 ダミ 一データ （例えば、 0 ) を出力する回路構成を備えている。 この結果、 メモリア レイ 1 0 0は、 1 2 8ワード X 1 2 8ビッ トの記憶領域を仮想的に 2つ備える扱 いやすいメモリアレイとなる。
本実施例におけるメモリアレイ 1 0 0は、 上述のように 8ビットを単位とする 複数の行を備えているが、 各行は独立したデータセル列ではなく、 いわば、 1本 のデータセル列を 8ビット単位で折り曲げることによって実現されている。'すな わち、 便宜的に 9 ビッ ト目を含む行を 2バイ ト目、 · 1 7ビッ ト目を含む行を 3バ イ ト目と呼んでいるに過ぎない。 この結果、 メモリアレイ 1 0 0における所望の アドレスにアクセスするためには、 先頭から順次アクセスする、 いわゆる、 シー ケンシャルアクセス方式によるアクセスが必要となり、 ランダムアクセス方式の 場合に可能な所望のァドレスに対する直接的なアクセスは不可能となる。
メモリアレイ 1 0 0における各データセルには、 ワード線とビット （データ） 線が接続されており、 対応するワード線 （行） を選択 （選択電圧を印加） して、 対応するビッ ト線に書き込み電圧を印加することによってデータセルにデータが 書き込まれる。 また、 対応するワード線 （行） を選択し、 対応するビッ ト線を I N/OUTコントローラ 1 20と接続し、 電流の検出の有無によってデータセル のデータ （1または 0) が読み出される。 なお、 本実施例における所定ア ドレス 単位とは、 1本のヮード線に書き込み電圧を加えることにより書き込みが可能な ア ドレス数 （データセル数） であるということができる。
カラム選択回路 1 0 3は、 ァドレスカウンタ 1 1 0によりカウントされた外部 ク口ックパルス数に応じて順次、 列 (ビッ ト線） を I N/QUTコントローラ 1 20と接続する。 例えば、 カラム選択回路 1 03は、 ァドレスカウンタ 1 1 0に よってカウントされるクロックパルス数を示す 8ビッ トの値の下位 4ビッ トの値 に応じてビッ ト線を選択する。
ロー選択回路 1 04は、 ァドレスカウンタ 1 1 0によりカウントされた外部ク ロックパルス数に応じて順次、 行 （ワード線） に選択電圧を印加する。 例えば、 ロー選択回路 1 04は、 ア ドレスカウンタ 1 1 0によってカウントされるクロッ クパルス数を示す 8ビット値の上位 4ビットの値に応じてワード線を ¾択する。 以上のように、 本実施例に係る半導体記憶装置 1 0では、 ア ドレスデータを用い たメモリアレイ 1 00に対するアクセスは実行されず、 専らァドレスカウンタ 1 1 0によってカウントされたクロックパルス数にしたがって、 所望のァドレスに 対するアクセスが実行される。
アドレスカウンタ 1 1 0は、 リセッ ト信号端子 RS TT、 クロック信号端子 S CKT、 カラム選択回路 1 03、 ロー選択回路 1 04、 ライ ト Zリードコント口 ーラ 1 40と接続されている。 ア ドレスカウンタ 1 1 0は、 リセッ ト信号端子 R S TTを介して入力されるリセット信号を 0' (またはロー） にすることにより初 期値にリセットされ、 リセット信号が 1 とされた後に外部クロック信号端子 S C KTを介して入力されるクロックパルスの立ち下がりに同期してクロックパルス 数をカウント （カウント値をインクリメント） する。 本実施例に用いられるァドレスカウンタ 1 1 0は、 メモリアレイ 1 00の 1行 のデータセル数 （ビット数） に対応する 8個のクロックパルス数を格納する 8ビ ッ トのア ドレスカウンタである。 なお、 初期値はメモリアレイ 1 00の先頭位置 と関連付けられていればどのような値でも良く、 一般的には 0が初期値として用 いられる。
ア ドレスカウンタ 1 1 0は、 カウントすべきク口ックパルス数の最大力ゥント 値を設定するためのキヤリーアップ部 1 1 1を備えている。 ァドレスカウンタ 1
1 0は、 カウントされたクロックパルス数が最大カウント値に到達すると、 カウ ント値をメモリアレイ 1 00の先頭位置に対応する初期値に戻す。 すなわち、 ァ ドレスカウンタ 1 1 0によって指定されるァドレスは、 メモリアレイ 1 00の先 頭アドレスとなる。
本実施例において用いられるアドレスカウンタ 1 1 0は、 メモリアレイ .1 00 に対してデータを書き込む際と、 メモリアレイ 1 00からデータを読み出す際と で異なる最大カウント値を用いる。 具体的には、 ア ドレスカウンタ 1 1 0は、 ラ ィ ト Zリードコントローラ 140から、 要求されているアクセスがデータの書き 込みである旨の通知を受けると、 キャリーアップ部 1 1 1における最大カウント 値を 1 28ビッ トに設定する。 一方、 了ドレスカウンタ 1 1 0は、 ライ トダリー ドコントローラ 1 40から、 要求されているアクセスがデータの読み出しである 旨の通知を受けると、 キヤリーアップ部 1 1 1における最大カウント値を 2 5 6 ビッ トに設定する。
本実施例では、 既述の通り、 EE PROMアレイ 1 0 1とマスク ROMアレイ 1 02とを備えるメモリアレイ 1 00が用いられている。 EE PROMアレイ 1 0 1は、 第 1アドレス （00H) 〜第 1 28アドレス （7 FH) の 1 28ァドレ スを備えており、 マスク ROMアレイ 1 02は、 第 1 2 9ア ドレス （ 80 H) 〜 第 1 92ア ドレス （B FH) の 64アドレスを備えている。 マスク ROMアレイ 1 0 2に対してはデータを書き込むことができないので、 データ書き込み時には ア ドレスカウンタ 1 1 0の最大力ゥント値、 すなわち、 ア ドレスカウンタ 1 1 0 によって指定可能なメモリアレイ 1 00の最大ァドレスは第 1 28アドレスとさ れる。 この結果、 データを書き込むことができないマスク ROMアレイ 1 02に 相当するァドレスのカウントを省略することが可能となり、 データ書き込みに要 する時間を低減することができる。
一方、 データの読み出し時には、 ァ ドレスカウンタ 1 1 0の最大カウント値、 すなわち、 ァドレスカウンタ 1 1 0によって指定可能なメモリアレイ 1 0 0の最 大ア ドレスは第 25 6ア ドレスとされる。 この結果、 マスク ROMアレイ 1 0 2 に相当するァ ドレスに対してもアクセスが可能となり、 マスク ROMアレイ 1 0 2に格納されているデータを読み出すことが可能となる。 なお、 マスク ROMァ レイ 1 0 2は、 64ビッ トのデータ格納領域であり、 論理的に指定可能なマスク ROMアレイ 1 02の最大ァ ドレスは 1 9 2となるが、 既述の通り、 マスク R〇 Mアレイ 1 0 2の最大ア ドレスを超えた後は、 ア ドレスが 2 56 (F FH) に達 するまで、 ダミーデータが出力される。
I N/OUTコントローラ 1 20は、 メモリアレイ 1 00に対してデータ信号 端子 SDATに入力された書き込みデータを転送し、 あるいは、 メモリアレイ 1 0 0から読み出されたデータを受信してデータ信号端子 S DATに出力するため の回路である。 I NZOUTコントローラ 1 20は、 データ信号端子 SDAT、 リセッ ト信号端子 R S TT、 メモリアレイ 1 00、 ライ ト //リードコントローラ 1 40と接続されており、 ライ ト/ロードコントローラ 140からの要求に従つ てメモリアレイ 1 00に対するデータ転送方向ならびにデータ信号端子 S DAT に対する （データ信号端子 S DATと接続されている信号線の） データ転送方向 を切り換え制御する。 I N/OUTコントローラ 1 20に対するデータ信号端子 S D A Tからの入力信号線には、 データ信号端子 SDATから入力された書き込 みデータを一時的に格納する 8ビットラツチレジスタ 1 70が接続されている。
8ビッ トラッチレジスタ 1 70には、 、 データ信号端子 S DATから入力信号 線を介して入力されるデータ列 （MS B) が 8ビットとなるまで保持され、 8ビ ッ ト分揃ったところで、 E E PROMァレイ 1 0 1に対して保持されている 8ビ ットのデータが書き込まれる。 8ビットラツチレジスタ 1 70は、 いわゆる F I F〇タイプのシフトレジスタであり、 入力データの 9ビット目が新たにラツチさ れると、 既にラッチされていた 1ビット目のデータが放出される。
I NZOUTコントローラ 1 20は、 電源〇N時、 リセット時には、 メモリア レイ 1 00に対するデータ転送方向を読み出し方向に設定し、 8ビットラツチレ ジスタ 1 70と I NZOUTコントローラ 1 20との間における入力信号線をハ ィインピーダンスとすることでデータ信号端子 S DATに対するデータ入力を禁 止する。 この状態は、 ライ ト/リードコントローラ 1 40から書き込み処理要求 が入力されるまで維持される。 したがって、 リセット信号入力後にデータ信号端 子 S DATを介して入力されるデータ列の先頭 4ビットのデータはメモリアレイ 1 00に書き込まれることはなく、 一方で、 メモリアレイ 1 00の先頭 4ビット (内 4ビット目はドントケア） に'格納されているデータは、 I Dコンパレータ 1 3 0に送出される。 この結果、 メモリアレイ 1 0 0の先頭 4ビットは読み出し専 用状態となる。
I Dコンパレータ 1 30は、 クロック信号端子 S CKT、 データ信号端子 SD AT、 リセット信号端子 RSTTと接続されており、 データ信号端子 SDATを 介して入力された入力データ列に含まれる識別データとメモリアレイ 1 00 (E E PROMアレイ 1 0 1) に格納されている識別データとが一致するか否かを判 定する。 詳述すると、 I Dコンパレータ 1 00は、 リセット信号 R S Tが入力さ れた後に入力されるオペレーションコードの先頭 3ビッ トのデータ、 すなわち識 別データを取得する。 I Dコンパレータ 1 3 0は、 入力データ列に含まれる識別 データを格納する 3ビットレジスタ （図示しない） 、 I N/OUTコントローラ 1 20を介してメモリアレイ 1 00から取得した最上位 3ビットの識別データを 格納する 3ビットレジスタ （図示しない） を有しており、 両レジスタの値が一致 するか否かによって識別データが一致するか否かを判定する。 I Dコンパレータ 1 30は、 両識別データが一致する場合には、 アクセス許可信号 ENをライ ト Z リードコントローラ 1 40に送出する。 I Dコンパレータ 1 3 0は、 リセット信 号 R S Tが入力 （R S T= 0または L o w) されるとレジスタの値をクリアする ライ ト/リードコントローラ 140は、 I N/OUTコントローラ 1 20、 I Dコンパレータ 1 3 0、 インクリメントコントローラ 1 5 0、 チャージポンプ回 路 1 6 0、 クロック信号端子 S CKT、 データ信号端子 SDAT、 リセット信号 端子 R S TTと接続されている。 ライ ト/ロードコントローラ 140は、 リセッ ト信号 R S Tが入力された後の 4つめのクロック信号に同期してデータ信号端子
5 DATを介して入力される書き込み/読み出し制御情報 （3ビットの I D情報 に続く 4ビット目の情報） を確認し、 半導体記憶装置 1 0の内部動作を書き込み または読み出しのいずれかに切り換える回路である。 具体的には、 ライ ト Zリー ドコントローラ 140は、 I Dコンパレータ 1 3 0からのアクセス許可信号 A E Nおよぴィンクリメントコントローラ WEN 1からの書き込み許可信号 WEN 1 が入力されると、 取得した書き込み/読み出しコマンドを解析する。 ライ ト/リ ードコントローラ 1 40は、 書き込みコマンドであれば、 I N/OUTコント口 ーラ 1 20に対して、 バス信号線のデータ転送方向を書き込み方向に切り換え、 書き込みを許可する書き込み許可信号 WEN 2を送信し、 チャージポンプ回路 1
6 0に対して書き込み電圧の生成を要求する。
本実施例では、 書き込み制限行に書き込まれる書き込みデータ D Iが、 値が増 加 （インクリメント） する特性を有するデータである場合には、 書き込みデータ D Iが書き込み制限行に既に格納されている既存データ DEよりも大きな値であ るか否かを判断し、 書き込みデータ D Iが、 値が減少 （デクリメント） する特性 を有するデータである場合には _、 書き込みデ "タ D Iが書き込み制限行に既に格 納されている既存データ DEよりも小さな値であるか否かを判断することで、 書 き込みデータ D Iのデータ化け、 誤ったデータの入力を低減又は防止する。 この 機能は、 前者の場合にはインク リ メントコントローラ、 後者の場合にはデクリメ ントコントローラによって提供される。 本実施例では以下の説明において、 前者 を例にとって説明する。
インク リ メントコントローラ 1 5 0は、 リセット信号端子 R S T T、 ライ ト/ リードコントローラ 1 4 0、 チャージポンプ回路 1 6 0と信号線を介して接続さ れている。 インクリメントコントローラ 1 5 0は、 内部に 4ビットカウンタ 1 5 1および 8ビット内部レジスタ 1 5 2、 1 5 3を有している。 インクリメントコ ントローラ 1 5 0は、 書き込み制限行に書き込まれる書き込みデータ D Iが書き 込み制限行に既に格納されている既存データ D Eよりも大きな値であるか否かを 判断し、 さらに E E P R O Mァレイ 1 0 1に書き込まれたデータが正しく書き込 まれたか否かの判断 （ベリファイ、 検証） を実行する。
インクリメントコントローラ 1 5 0は、 書き込みデータ D Iを 8ビットラッチ レジスタ 1 7 0にラッチするタイミングで、 E E P R O Mァレイ 1 0 1の書き込 み制限行から既存データ D Eを読み出し、 内部に備える 8 ビット内部レジスタ 1 5 2に格納する。 インク リメントコントローラ 1 5 0は、 読み出される既存デー タ E Dと 8ビットラツチレジスタ 1 Ί 0に入力される書き込みデータ D I とを 1 ビット単位で比較して、 書き込みデータ D Iが既存データ D Eよりも大きな値の データであるか否かを判定する。 なお、 処理の迅速化および回路規模削減のため 、 入力される書き込みデータは M S Bであることが'望ましい。
インクリメントコントローラ 1 5 0は、 書き込みデータ D Iが既存データ D E よりも大きな値のデータである場合には、 ライ ト リードコントローラ 1 4 0に 対して書き込み許可信号 W E N 1を出力する。 なお、 書き込み制限行が複数行に 亘る場合には、 全ての書き込み制限行において書き込みデータ D Iが既存データ D Eよりも大きな値のデータである場合にのみ、 インクリメントコントローラ 1 5 0は、 書き込み許可信号 W E N 1を出力する。 インク リメントコントローラ 1 5 0は、 書き込みデータを書き込んだ後、 正し くデータが書き込まれたか否かを検証し、 書き込みデータが正しく書き込まれて いない場合には、 内部に備える 8ビット内部レジスタ 1 5 2に格納されている既 存データ D Eをメモリアレイ 1 0 0に対して書き戻す。 書き込みデータの検証に 際して、 インクリメントコントローラ 1 5 0に備えられている 4ビットカウンタ 1 5 1は、 書き込みスタンバイ状態から外部ク口ック信号に対して 8ビット遅れ で、 チャージポンプ回路 1 6 0に備えられている内部発振器 1 6 2から内部ク口 ック信号を受けてカウントアップを開始する。 4ビットカウンタ 1 5 1によって カウントアップされたカウント値は、 カラム選択回路 1 0 3、 ロー選択回路 1 0 4に入力され、 書き込まれたばかりの既存データ D Eが読み出される。
チャージポンプ回路 1 6 0は、 既述の通り、 ライ ト /リードコントローラ 1 4 0からの要求信号に基づいて、 E E P R O Mアレイ 1 0 1に対してデータを書き 込む際に必要な書き込み電圧をカラム選択回路 1 0 3を介して選択されたビット 線に供給するための回路である。 チャージポンプ回路 1 6 0は、 電圧昇圧時に必 要な動作周波数を生成する内部発振器 1 6 2 'を備え、 正極電源端子 V D D Tを介 して得られる電圧を昇圧することで、 必要な書き込み電圧を生成する。
•読み出し処理
図 3および図 4を参照して本実施例に係る半導体記憶装置 1 0における読み出 し動作について説明する。 図 3は読み出し動作実行時におけるリセット信号 R S T、 外部クロック信号 S C K：、 データ信号 S D A、 アドレスカウンタ値の時間的 関係を示すタイミングチャートである。 図 4は本実施例の半導体記憶装置 1 0お よびホスト計算機によって実行されるデータ読み出し処理の処理ルーチンを示す フローチャートである。
読み出し動作に先立って、 オペレーションコードに基づく、 識別情報の確認、 読み出し/書き込みコマンドの確認処理について説明する。 ホス ト計算機 （例え ば、 図 8参照） によって、 リセット状態 （R S Τ = 0または L o w) が解除され る （RST= 1または H i ) と （ステップ S h i 00) 、 半導体記憶装置 1 0は メモリ側読み出し処理を開始する。 ホス ト計算機は、 4ビッ トのオペレーション コードを含むデータ信号 S D Aを外部ク口ック信号と同期させて、 半導体記憶装 置 1 0のデータ信号端子 SDATに入力する。 より具体的には、 ホスト計算機は 、 先ず、 3ビッ トの識別情報を半導体記憶装置 1 0に対して送信する （ステップ S f 1 0 2) 。 メモリアレイ 1 00には、 図 3に示すように、 先頭 3ビットに識 別情報 I D 0、 I D 1、 I D 2、 先頭から 4ビッ ト目に書き込みまたは読み出し を決定するためのコマンドビットが格納されている。 識別情報の比較は以下の通 り実行される。
半導体記憶装置 1 0の I Dコンパレータ 1 30は、 入力された識別情報とメモ リアレイ 1 00に格納されている識別情報とがー致するか否かを判定する I D検 索処理を実行する （Sm l O O) 。 具体的には、 I Dコンパレータ 1 30は、 リ セット信号 R S Tがローからハイに切り替えられた後の 3つのクロック信号 S C Kの立ち上がりエッジに同期してデータ信号端子 S DATに入力されたデータ、 すなわち、 3ビッ トの識別情報を取得して第 1の 3ビットレジスタに格納する。 これと同時に I Dコンパレータ 1 3 0は、 アドレスカウンタ 1 1 0のカウンタ値 00、 0 1、 0 2によって指定されるメモリアレイ 1 00のアドレスからデータ を取得し、 すなわち、'メモリアレイ 1 00に格納されている識別情報を取得して 、 第 2の 3ビッ トレジスタに格納する。
I Dコンパレータ 1 30は、 第 1、 第 2レジスダに格納された識別情報が一致 するか否かを判定し、 識別情報が一致しない場合には （ステップ Sm l 0 0 :不 一致） 、 I N/OUTコントローラ 1 20によって、 8ビッ トラッチレジスタ 1 70と I N/OUTコントローラ 1 20との'間における入力信号線に対するハイ インピーダンスの状態が保持される。 この結果、 メモリアレイ 1 00に対するァ クセスは許されず、 データの読み出し処理が終了する。 一方、 I Dコンパレータ 1 30は、 第 1、 第 2レジスタに格納された識別情報が一致する場合には （ステ ップ Sm 1 00 ：一致） 、 ライ ト Zリードコン トローラ 1 40に対してアクセス 許可信号 AENを出力する。
ホス ト計算機は、 リセッ ト信号 RS Tのローからハイへの切り替わり後の 4つ 目のクロック信号 S CKの立ち上がりエッジに同期してコマンドビット （読み出 しコマンド、 例えば、 0のビット） をデータ信号端子 S DATに入力する （ステ ップ S h 1 04) 。 アクセス許可信号 A ENを受信したライ ト Zリードコント口 ーラ 1 40は、 データ信号端子 S DATを介してバス信号線に送出されたコマン ドビットを取得して書き込み命令であるか否かを判定する。 ライ ト リードコン トローラ 1 4◦は、 取得したコマンドビットが書き込みコマンドでない場合には 、 I NZOUTコントローラ 1 2◦に対して読み出し命令を出力する。 読み出し 命令を受信した I N/OUTコントローラ 1 20は、 メモリアレイ 1 00に対す るデータ転送方向を読み出し方向 （出力状態） に変更し (ステップ Sm 1 0 2) 、 メモリアレイ 1 00からのデータ転送を許容する。
また、 ライ ト/リードコントローラ 140は、 アドレスカウンタ 1 1 0に対し て、 要求されているアクセスがデータの読み出しである旨を通知する。 この通知 を受けて、 ァドレスカウンタ 1 1 0のカウントアップ部 1 1 1は、 最大カウント 値を 2 56ビットに設定する。
ホス ト計算機は、 アクセスを所望するア ドレス、 すなわち、. 読み出しを所望す るデータが格納されているァドレスに対応するク口ックパルス数のクロック信号 S CKを半導体記憶装置 1 0のクロック信号端子 S CKTに対して出力する （ス テツプ S h 1 0 6 ) 。
半導体記憶装置 1 0のア ドレスカウンタ 1 1 0は、 クロック信号 S CKの立ち 下がりに同期してカウントアップして、 入力クロックパルス数を計数する （Sm 1 04) 。 なお、 オペレーションコ一ド入力後のァドレスカウンタ 1 1 0の力ゥ ンタ値は 04であるから、 メモリアレイ 1 00の 04 Hに格納されている既存デ ータ DEから読み出される。 本実施例に係る半導体記憶装置 1 0のメモリアレイ 1 00は、 0 0H〜B FHまでのァドレスしか有していないが、 既述の通り、 ァ ドレスカウンタ 1 1 0は、 キヤリーァップ部 1 1 1において設定されている 25 6ビッ ト （ア ドレス F FH) までカウントアップを実行する。 ア ドレス C O H〜 F FHまでは、 疑似領域であり、 対応するア ドレスはメモリアレイ 1 00には存 在せず、 かかる疑似領域にアクセスしている期間は、 データ信号端子 S DATに 対して値 「0」 が出力される。 ア ドレスカウンタ 1 1 0によってア ドレス F FH に対応するクロックパルス数、 すなわち、 2 5 6までカウントアップされると、 ア ドレスカウンタ 1 1 0によって指定されるメモリアレイ 1 00上のァドレスは ア ドレス 00Hに戻る （ステップ S m 1 06 ) 。 すなわち、 アドレスカウンタ 1 1 0の 8ビッ トレジスタの値 （ビッ ト） が全て 1 となった時点で、 メモリアレイ 1 00における E E PROM 1 0 1の先頭ァ ドレス 0 0 Hが次のアクセスァ ドレ スとして指走される。
メモリアレイに格納されている既存データ DEは、 ク口ック信号 S CKの立ち 下がりに同期して I NZOUTコントローラ 1 20を介して、 データ信号端子 S DATに順次出力され （ステップ Sm 1 08) 、 出力された既存データ D Eはク 口ック信号 S CKの次の立ち下がりまでの期間は保持される。 ク口ック信号 S C Kが立ち下がると、 ァドレス力ゥンタ 1 1 0におけるカウント値は 1つインクリ メントされ、 この結果、 メモリアレイ 1 00における次のア ドレス （データセル ) に格納されている既存データ DEがデータ信号端子 S DATに出力される。 こ の動作の繰り返しが、 所望のア ドレスに到達するまで、 クロック信号 S CKに同 期して実行される。 すなわち、 本実施例における半導体記憶装置 1 0はシーケン シャルアクセスタイプの記憶装置であるから、 ホス ト計算機は、 読み出し、 また は書き込みを所望するァドレスに対応する数のクロック信号パルスを発行し、 ァ ドレスカウンタ 1 1 0のカウンタ値を所定のァドレスに対応するカウント値まで インク リメントしなければならない。 この結果、 既存データ DEは、 クロック信 号 S CKに同期して順次インクリメントされるア ドレスカウンタ 1 1 0のカウン タ値によって指定されるアドレスからシーケンシャルに読み出しされる。
ホスト計算機は、 半導体記憶装置 1 0からシーケンシャルに出力されるデータ を受信する （ステップ S h i 0 8) 。 既述の通り、 本実施例におけるメモリァレ ィ 1 0 0は、 シーケンシャルアクセスメモリであるから、 所望のァ ドレスに到達 するまでメモリアレイ 1 0 0に格納されているデータが順次読み出される。 ホス ト計算機は、 半導体記憶装置 1 0から出力されるデータと、 半導体記憶装置 1 0 に対して出力したクロックパルス数とを対応付けて管理することで、 所望のァド レスのデータを特定し、 取得する （S h 1 1 0) 。
読み出し動作終了後には、 ホスト計算機から 0または LOWのリセット信号 R S Tが入力され、 半導体記憶装置 1 0は、 オペレーションコードの受け付け待機 状態とされる。 リセッ ト信号 R ST (= 0または LOW) が入力されると、 アド レス力ゥンタ 1 1 0、 I N/OUTコントローラ 1 20、 I Dコンパレータ 1 3 0、 ライ トノリードコントローラ 1 40およびインク リメン トコントローラ 1 5 0は初期化される。
•書き込み処理
図 5および図 6を参照して本実施例に係る半導体記憶装置 1 0における書き込 み動作について説明する。 図 5は書き込み動作実行時におけるリセット信号 R S T、 外部クロック信号 S CK、 デ タ信号 SDA、 ア ドレスカウンタ値の時間的 関係を示すタイミングチャートである。 図 6は本実施例の半導体記憶装置 1 0お ょぴホス ト計算機によって実行されるデータ書き込み処理の処理ルーチンを示す フローチャートである。 本実施例に係る半導体記憶装置 1 0では、 書き込みは行 単位 （8ビッ ト単位） 、 すなわち所定アドレス単位 （8アドレス単位） で実行さ れる。
'ホスト計算機 （例えば、 図 8参照） によって、 リセット状態 （R S T= 0また は L o w) が解除される （RS T= 1または H i ) と （ステップ S h 200) 、 半導体記憶装置 1 0はメモリ側書き込み処理を開始する。 なお、 厳密には、 オペ レーションコードの解析処理中は、 書き込み処理であるか読み出し処理であるか 決定されていないが、 説明の都合上、 以下ではオペレーションコードの解析処理 中も含めて書き込み処理と呼ぶことがある。
ホス ト計算機は、 4ビッ トのオペレーショ ンコードを含むデータ信号 S D Aを 外部クロック信号と同期させて、 半導体記憶装置 1 0のデータ信号端子 S DAT に入力する。 より具体的には、 ホス ト計算機は、 先ず、 3 ビッ トの識別情報を半 導体記憶装置 1 0に対して送信する （ステップ S f 2 0 2) 。
半導体記憶装置 1 0の I Dコンパレータ 1 3 0は、 入力された識別情報とメモ リアレイ 1 0 0に格納されている識別情報とがー致するか否かを判定する I D検 索処理を実行する （Sm 2 0 0) 。 具体的には、 I Dコンパレータ 1 3 0は、 リ セット信号 R S Tがローからハイに切り替えられた後の 3つのク口ック信号 S C Kの立ち上がりエッジに同期してデータ信号端子 S DATに入力されたデ^ "タ、 すなわち、 3ビットの識別情報を取得して第 1の 3ビットレジスタに格納する。 これと同時に I Dコンパレータ 1 '3 0は、 アドレスカウンタ 1 1 0のカウンタ値 0 0、 0 1、 0 2によって指定されるメモリアレイ 1 0 0のア ドレスからデータ を取得し、 すなわち、 メモリアレイ 1 0 0に格納されている識別情報を取得して 、 第 2の 3 ビッ トレジスタに格納する。
I Dコンパレータ 1 3 0は、 第 1、 第 2 レジスタに格納された識別情報が一致 するか否かを判定し、 識別情報が一致しない場合には （ステップ Sm2 0 0 ：不 一致） 、 I NZOUTコントローラ 1 2 0によって、 8ビットラッチレジスタ 1 7 0と I NZOUTコントローラ 1 2 0との間における入力信号線に対するハイ インピーダンスの状態が保持される。 この結果、 メモリアレイ 1 0 0に対するァ クセスは許されず、 データの読み出し処理が終了する。 一方、 I Dコンパレータ 1 3 0は、 第 1、 第 2 レジスタに格納された識別情報が一致する場合には （ステ ップ. S m 2 0 0 ：一致） 、 ライ ト/リードコントローラ 1 4 0に対してアクセス 許可信号 AENを出力する。 2006/314927
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ホス ト計算機は、 リセッ ト信号 R STのローからハイへの切り替わり後の 4つ 目のクロック信号 S CKの立ち上がりエッジに同期してコマンドビッ ト （書き込 みコマンド、 例えば、 1のビッ ト） をデータ信号端子 S DATに入力する （ステ ップ S h 204) 。 アクセス許可信号 A ENを受信したライ ト Zリードコント口 ーラ 1 40は、 データ信号端子 S DATを介してバス信号線に送出されたコマン ドビッ トを取得して書き込み命令であるか否かを判定する。 ライ ト zリードコン トローラ 1 40は、 取得したコマンドビットが書き込みコマンドであると共に、 インク リメントコントローラ 1 5 0から書き込み許可信号 WEN 1を受信した場 合には、 I NZOUTコントローラ 1 20に対して書き込み許可信号 WEN 2を 出力する。 書き込み命令を受信した I NZOUTコントローラ 1 20は、 メモリ アレイ 1 00に対するデータ転送方向を書き込み方向 （入力状態） に変更し （ス テツプ Sm 202) 、 メモリアレイ 1 00に対するデータ転送を許容する。
また、 ライ ト Zリードコントローラ 1 40は、 ア ドレスカウンタ 1 1 0に対し て、 要求されているアクセスがデータの書き込みである旨を通知する。 この通知 を受けて、 アドレスカウンタ 1 1 0のカウントアップ部 1 1 1は、 最大カウント 値を 1 28ビッ トに設定する。
ホス ト計算機は、 アクセスを所望するアドレス、 すなわち、 データの書き込み を所望するァドレスに対応するクロックパルス数のクロック信号 S CKを半導体 記憶装置 1 0のクロック信号端子 S CKTに対して出力する （ステップ S h 20 6) 。 アドレスカウンタ 1 1 0によってアドレス 7 FHに対応するクロックパル ス数、 すなわち、 1 2 8までカウントアップされると、 アドレスカウンタ 1 1 0 によって指定されるメモリアレイ 1 00上のァドレスはァドレス 00Hに戻る （ ステップ Sm206) 。 すなわち、 ァドレスカウンタ 1 1 0の 8ビッ トレジスタ の 8ビット目の値 （最上位ビッ ト） が 1となった時点で、 メモリアレイ 1 00に おける EE PROM 1 0 1の先頭ァドレス 00Hが次のアクセスァドレスとして 指定される。 オペレーションコードが入力された後、 図 5に示す通り、 クロック信号端子 S CKTにはダミーライ トクロックとして 4クロック信号が入力され、 書き込みス タンバイ状態とされる。 ホスト計算機は書き込みデータを半導体記憶装置 1 0の データ信号端子 S DATに送信する。 ア ドレスカウンタ 1 1 0は、 クロック信号 S CKの立ち下がりに同期してカウントアップするため、 書き込みスタンバイ状 態後の、 ア ドレスカウンタ 1 1 0のカウンタ値は 0 8となる。 したがって、 デー タ信号端子 S DATを介して受信したデータは、 カウントアップに応じてメモリ アレイ 1 0 0のァドレス 0 8 Hから 8ビッ ト単位で書き込まれる （ステップ Sm 2 0 8) 。
本実施例では、 1行 8 ビッ トのメモリアレイ 1 0 0に対して、 1 6ビット長の 書き込みデータが書き込まれる。 書き込み処理に際しては、 先ず、 書き込みデー タ D I の最上位ビット （MS B) から 8 ビッ トのデータが、 クロック信号 S CK の立ち上がりに同期して、 8ビットラツチレジスタ 1 7 0に順次ラツチされる。 また、 I NZOUTコントローラ' 1 2 0に対して書き込み許可信号 WEN 2が出 力されるまでは、 クロック信号 S CKの立ち下がりに同期して、 メモリアレイ 1 0 0の第 8ア ドレス以後の既存データが順次、 データ出力信号線 （データ信号端 子 S DA) 上に出力される。 データ出力信号線上に出力された既存データ DEは 、 インク リメントコントローラ 1 5 0に入力され、 8ビットラツチレジスタ 1 7 0にラツチされた書き込みデータ. D I と共に、 インク リメントコントローラ 1 5 0における書き込みデータ D Iが既存データ DEよりも大きな値であるか否かを 判定するために用いられる。 この判断処理は、 書き込みスタンバイ状態後の 8サ イタル目のクロック信号 S CK立ち上がり後 （= 1または H i ) に実行される。 書き込み許可信号 WEN 2を受信した I N/OUTコントローラ 1 2 0は、 メ モリアレイ 1 0 0に対するデータ転送方向を書き込み方向に変更し、 8ビットラ ツチレジスタ 1 7 0と I NZOUTコントロ ラとの間における信号線のハイィ ンピーダンス設定を解除してデータ転送を許容する。 この結果、 メモリアレイ 1 4927
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0 0の各ビッ ト線には書き込みデータ D Iの値 （◦または 1) が転送される。 ラ ィ ト Zリードコントローラ 1 40は、 書き込みスタンバイ状態後の 8サイクル目 のクロック信号 S CK立ち上がり後に、 チャージポンプ回路 1 6 0に対して書き 込み電圧の生成を要求し、 生成された書き込み電圧は、 カラム選択回路 1 0 3に よって選択されているビッ ト線、 本実施例では全てのビッ ト線に印加され、 この 結果、 8ビッ トラッチレジスタ 1 70に格納されている 8ビッ トのデータ 「 1」 と 「0」 力 一度に書き込み制限行に書き込まれる。
8サイクル目のクロック信号 S CKが立ち下がると、 アドレスカウンタ 1 1 0 のカウント値が 1つインクリメントされ、 次のアドレス （8アドレス分） に書き 込まれるべき書き込みデータ D I (2バイ ト目のデータ） の取り込みが実行され る。 また、 8サイクル目のクロック信号 S CKが立ち下がった後のクロック ' 口 一期間で、 書き込まれたばかりの既存データ DEと書き込みに用いられた書き込 みデータ D I とが一致するか否かのベリファイ処理が実行される。 すなわち、 ク ロック . ロー期間の間に、 ィンクリメントコントローラ 1 50に備えられている
4ビッ トカウンタ 1 5 1によって書き込まれたばかりの 8ビットの既存データ D Eのァドレスを指定するためのカウント値がカラム選択回路 1 03およびロー選 択回路 1 04に対して入力される。 この結果、 I N/OUTコントローラ 1 20 からは、 書き込まれたばかりの 8ビットの既存データ DEが出力され、 I NZO UTコントローラ 1 20を介して、 インクリメントコントローラ 1 50が備える 8ビッ ト内部レジスタ 1 5 3に格納される。 インクリメントコントローラ 1 5 0 は、 8ビット内部レジスタ 1 5 3に格納されている 8ビットの既存データ DEと 8ビッ トラツチレジスタ 1 70に格納されている 8ビッ トの書き込みデータ D I とが一致するか否かを検証する。 本実施例では、 書き込みデータ D Iは 1 6ビット長のデータであり、 書き込み 制限行は 2行 （8アドレス X 2) であるため、 上記の処理が 2度実行されると、 書き込み制限行に対する書き込みデータ D Iの書き込みは完了する。 書き込みデ ータ D Iの書き込み完了後、 ホス ト計算機からリセット信号 R S T (= 0または LOW) がリセッ ト信号端子 RS TTに入力され、 オペレーションコードの受け 付け待機状態とされて、 書き込み処理が終了する。
なお、 ホスト計算機から送出される書き込みデータは、 書き換えを所望するァ ドレスに対応するデータを除いて、 メモリアレイ 1 0 0に現在格納されているデ ータと同一の値 （0または 1) を有している。 すなわち、 メモリアレイ 1 00に おける書き換えられないァドレスのデータは、 同一の値によって上書きされる。
リセット信号 R ST (= 0または LOW) が入力されると、 アドレスカウンタ 1 1 0、 I N/OUTコントローラ 1 20、 I Dコンパレータ 1 30、 ライ ト Z リードコントローラ 1 40およびインクリメントコントローラ 1 50は初期化さ れる。
図 7を参照して、 本実施例に係る半導体記憶装置 1 0の応用例について説明す る。 図 7は本実施例に係る半導体記憶装置の応用例を示す説明図である。 本実施 例に係る半導体記憶装置 1 0は、 '消費材を収容する収容容器、 例えば、 印刷記録 材としてのインクを収容するインク収容体 3 1 0、 3 1 1、 3 1 2に備えられる 。 各インク収容体 3 1 0、 3 1 1、 3 1 2が印刷装置に装着されると、 印刷装置 に備えられるホスト計算機 300と、 バス接続される。 すなわち、 ホスト計算機 3 00からのデータ信号線 S D A、 クロック信号線 S CK、 リセッ ト信号線 RS T、 正極電源線 VDD、 および負極電源線 V S Sは、 各インク収容体 3 1 0、 3 1 1、 3 1 2に備えられている半導体記憶装置 1 0'と接続されている。 この応用 例では、 ィンク残量またはィンク消費量といったィンクに関する量の情報が半導 体記憶装置 1 0に格納される。
以上説明したとおり、 本実施例に係る半導体記憶装置 1 0によれば、. データの 書き込み時とデータの読み出し時とでは、 アドレスカウンタ 1 1 0の最大カウン ト値が異なるので、 半導体記憶装置 1 0が複数の異なるデータ格納エリアを備え る場合であっても、 ア ドレスの指定に必要な回路構成を小型化し、 半導体記憶装 置 1 0をコンパク トにすることができる。 すなわち、 データの書き込み時には、 データの書き込みが可能な E E P ROMァレイ 1 0 1の最大ァドレスに対応する 値を最大カウント値として設定し、 データ読み出し時にはマスク ROMァレイ 1 0 2の最大ア ドレス （論理アドレス数 +仮想アドレス数） に対応する値を最大力 ゥント値として設定するので、 単一のァドレスカウンタ 1 1 0によって、 EEP ROMァレイ 1 0 1に対するデータの書き込み、 E E P ROMァレイ 1 0 1およ ぴマスク ROMアレイ 1 0 2からのデータの読み出しを行うことができる。 ま た、 本実施例では、 メモリアレイ 1 0 0における記憶容量の最大値が 2 nに設定 されているので、 アドレスカウンタ 1 1 0からメモリアレイ 1 0 0に引かれる べき信号線は 2本で足り、 ア ドレスをデコードするための回路の簡略化を行う ことが出来る。 これに対して、 一般的には、 E E P ROMアレイ 1 0 1 とマス ク ROMァレイ 1 0 2のそれぞれに対してァドレスをデコードするための回路構 成を備える必要があり、 半導体記憶装置の回路規模が大きくなるという問題があ る。 また、 メモリアレイにおける'記憶容量の最大値が 2 nでない場合には、 アド レスカウンタからメモリアレイに引かれるべき制御線は 3本以上必要なため回 路規模が大きくなつてしまう。
また、 データの書き込み時における最大カウント値がデータの読み出し時にお ける最大カウント値よりも小さいので、 半導体記憶装置 1 0における、 データの 書き込み処理速度の向上を図ることができる。 すなわち、 データの書き込みは、 データの読み出しと比較して時間を要するが、 データの書き込み時には、 データ の書き込みができないマスク ROMアレイ 1 02に対するァ ドレス指定処理を実 行しないので、 半導体記憶装置 1 0における、 データの書き込み時間の短縮化を 図ることができる。 一方、 データ読み出し時には、 マスク ROMアレイ 1 0 2に 対してもァドレス指定処理が実行されるので、 E E P ROMァレイ 1 0 1および マスク ROMアレイ 1 0 2から所望のデータを読み出すことができる。
その他の実施例： (1) 半導体記憶装置 1 0における、 データの書き込み処理速度の向上は、 工場 出荷時における、 EE PROMエリア 1 0 1に対するデータ、 識別情報の書き込 み処理時に更に顕著となる。 E E P ROMエリア 1 0 1に対して、 データおょぴ 識別情報が書き込まれる前は、 EE PROMエリア 1 0 1の先頭 3ビッ トには仮 の識別情報、 例えば、 1 1 1が格納されている。 ホス ト計算機は、 オペレーショ ンコードの識別情報として、 1 1 1を半導体記憶装置 1 0に送信し、 EE PRO Mアレイ 1 0 1に対するデータの書き込みを開始する。 データの書き込みは、 E E PROMアレイ 1 0 1の 2行目カゝら 1 6行目への書き込みを経て、 1行目に対 して識別情報を書き込んで完了する。
すなわち、 ア ドレス 08 Hから 8ビット単位にてデータが書き込まれ、 ァドレ ス 78H (1 6行目） に対するデータの書き込みが完了すると、 ア ドレスは 7 F H (入力されたクロックパルス数は 1 2 8 ) であるから、 次のクロックパルスの 入力に応じてァドレスカウンタ 1 1 0によって指定されるァドレスは、 E E P R OMアレイ 1 0 1の先頭ア ドレスである、 00Hとなる。 ホス ト計算機は、 1行 目に書き込むべき情報、 例えば、 インク色、 インク種に対応する識別情報を含む 8ビッ トのデータを半導体記憶装置 1 0に対して出力する。 この結果、 EE PR OMアレイ 1 0 1の 1行目には、 所望の識別情報が書き込まれる。 このように、 E E P ROMァレイ 1 0 1の 1行目に格納すべき識別情報を最後に書き込むこと によって、 通常の半導体記憶装置 1 0に対するアクセスロジックを利用して、 E E P ROMアレイ 1 0 1のプログラミング （初期データの書き込み） を実行する ことができる。
また、 E E P ROMァレイ 1 0 1およびマスク ROMァレイ 1 0 2のプログラ ミングが正常に実行されたか否かを検証する'際には、 ア ドレスカウンタ 1 1 0の 最大カウント値はマスク ROMアレイ 1 0 2の最大ァドレス （論理的なァドレス 数 +仮想的なア ドレス数） に設定されるので、 · マスク ROMアレイのアドレス B FHまでデータの読み出しを実行することができる。 開始される。 (2) 上記実施例では、 インクカートリッジを応用例として用いたが、 この他に もトナーカートリッジにおいても同様の効果を得ることができる。 また、 プリべ ィ ドカード等の通貨相当情報を格納する媒体において適用した場合にも同様の効 果を得ることができる。
(3) 上記実施例におけるベリファイ処理は、 4ビットカウンタおよび内部発振 器 1 6 2を用いて、 8ビット内部レジスタ 1 5 3にラツチされている既存データ DE 1と 8ビットラツチレジスタ 1 70にラッチされている書き込み D I 1を用 いて 8ビット単位で実行されても良い。 あるいは、 4ビットカウンタ 1 5 1およ び 8ビット内部レジスタ 1 5 3を備えることなく、 8ビットラッチレジスタ 1 7 0から MS Bにて 1ビット単位で放出される 1バイ ト目の書き込みデータ D I 1 と、 メモリアレイ 1 00の第 1の書き込み制限行から MS Bにて 1 ビッ ト単位で 読み出される既存データ DE 1とを 1ビット単位で比較することによって実行さ れても良い。 かかる場合には、 インクリメントコントローラ 1 50は、 必要ない
(4) 上記実施例では、 複数の異なるデータ格納領域を例にとって説明したが、 例えば、 EE PROMアレイ 1 0 1のみを備える場合にも適用することができる 。 すなわち、 E E P ROMアレイ 1 0 1の所定行以降の書き換えが禁止されてお り、 所定行までの書き換えが実行される場合には、 所定行の最終アドレスを最大 カウント値とすることで、 EE PROMアレイにおける所定行以降の書き込みが 防止されると共に、 所定行までの書き換え処理を迅速化することができる。
(5) 上記実施例では、 1 6ビット長の書き込みデータを例にとって説明してい るが、 .この他にも、 24ビッ ト長、 3 2ビッ ト長といった、 メモリアレイ 1 00 の 1行のビット長の倍数のデータ長を有するデータに対しても同様に適用するこ とができると共に、 '同様の効果を得ることができる。
以上、 いくつかの実施例に基づき本発明について説明してきたが、 上記した発 明の実施の形態は、 本発明の理解を容易にするためのものであり、 本発明を限定 するものではない。 本発明は、 その趣旨並びに特許請求の範囲を逸脱することな く、 変更、 改良され得ると共に、 本発明にはその等価物が含まれることはもちろ んである。

Claims

請求の範囲
1 . 半導体記憶装置であって、
カウント値を計数してアクセスの対象となる対象ァドレスを指定すると共に、 データの読み出し時と書き込み時とで最大カウント値が異なるァドレスカウンタ と、
前記ァドレスカウンタによって指定された対象ァドレスに至るまでシーケンシ ャルにアクセスされる不揮発性のメモリアレイと、
前記メモリアレイの前記対象ァ ドレスから所定のァドレス単位にて書き込みデ ータを書き込むデータ書き込み手段と、
前記メモリアレイの対象ァドレスからデータを読み出すデータ読み出し手段と を備える半導体記憶装置。
2 . 請求の範囲 1に記載の半導体記憶装置において、
前記ァドレスカウンタは、 各前記最大カウント値までカウント値を計数した後 、 前記メモリアレイの先頭アドレスを指定する半導体記憶装置。
3 . 請求の範囲 2に記載の半導体記憶装置において、
前記ァドレスカウンタは、 前記半導体記憶装置の外部から入力される外部ク口 ック信号に同期して前記外部クロック信号数を計数する半導体記憶装置。
4 . 請求の範囲 1に記載の半導体記憶装置において、
前記メモリアレイは、 第 1の最終アドレスを有する第 1の格納領域と、 第 2の 最終ァドレスを有すると共に前記第 1の格納領域に続く第 2の格納領域とを備え 前記書き込み時の最大カウント値は、 前記第 1の最終アドレスに対応するカウ ント値であり、 前記読み出し時の最大カウント値は、 前記第 2の最終ァドレスに対応するカウ ント値に所定値を加えた値である半導体記憶装置。
5 . 請求の範囲 4に記載の半導体記憶装置において、
前記アドレスカウンタは、 各前記最大カウント値まで計数した後、 前記メモリ ァレイにおける前記第 1の格納領域の先頭ァドレスを指定する半導体記憶装置。
6 . 請求の範囲 5に記載の半導体記憶装置において、
前記第 1の格納領域はデータの書き込みが可能な格納領域であり、
前記第 2の格納領域はデータの読み出しのみが可能な格納領域である半導体記 憶装置。
7 . 請求の範囲 6に記載の半導体記憶装置において、
前記第 1の格納領域は 1 2 8 ビッ トのデータを格納可能な格納領域であり、 前記第 2の格納領域は 6 4ビットのデータを格納可能な格納領域であり、 前記ァドレスカウンタは 8ビットのァドレスカウンタであり、 書き込み時には 8 ビッ ト目の値が 1を取った後に、 前記第 1の格納領域の先頭ァドレスを指定し 、 読み出し時には 8 ビッ トの値が全て 1を取った後に、 前記第 1の格納領域の先 頭ァドレスを指定する半導体記憶装置。
8 . 印刷装置に着脱可能に装着される、 印刷記録材を収容する印刷記録材容器 であって、
前記印刷記録材を収容する収容部と、
請求の範囲 1から 7のいずれかに記載の半導体記憶装置と
を備える印刷記録材収容体。
9 . 印刷装置と、 印刷装置に着脱可能に装着される請求の範囲 8に記載の印刷 記録材容器とを備える印刷システムであって、
前記印刷装置は、 前記印刷記録材容器に装着される半導体記憶装置とデータ信 号線、 クロック信号線、 リセット信号線、 正極電源線、 および負極電源線を介し てバス接続されるホスト計算機であって、 印刷装置において消費された印刷記録 材に関する量の情報を前記半導体記憶装置に送信するホスト計算機を備え、 前記印刷記録材容器に装着されている半導体記憶装置は、 受信した印刷記録材 に関する量の情報を前記メモリアレイに格納する
印刷システム。
1 0 . 外部クロックに同期して計数するァドレスカウンタによって指定された 対象ァドレスに至るまでシーケンシャルにアクセスされる不揮発性のメモリァレ ィを備える半導体記憶装置におけるァドレス管理方法であって、
前記メモリアレイに対するアクセスの要求が、 書き込み要求または読み出し要 求のいずれであるか判断し、
前記アクセスの要求が書き込みの要求であり、 前記外部ク口ックを第 Ίの最大 カウント値まで計数した場合には、 前記メモリアレイの先頭ァドレスを指定し、 前記アクセスの要求が読み出しの要求であり、 前記外部ク口ックを前記第 1の 最大カウント値よりも大きな第 2の最大カウント値まで計数した場合には、 前記 メモリアレイの先頭アドレスを指定する、 方法。
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