KR20090033887A - 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한데이터 판독/기입 방법 - Google Patents

비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한데이터 판독/기입 방법 Download PDF

Info

Publication number
KR20090033887A
KR20090033887A KR1020097002078A KR20097002078A KR20090033887A KR 20090033887 A KR20090033887 A KR 20090033887A KR 1020097002078 A KR1020097002078 A KR 1020097002078A KR 20097002078 A KR20097002078 A KR 20097002078A KR 20090033887 A KR20090033887 A KR 20090033887A
Authority
KR
South Korea
Prior art keywords
data
command
read
write
mode
Prior art date
Application number
KR1020097002078A
Other languages
English (en)
Other versions
KR101146059B1 (ko
Inventor
야스오 구도
히로시 스께가와
가즈야 가와모또
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20090033887A publication Critical patent/KR20090033887A/ko
Application granted granted Critical
Publication of KR101146059B1 publication Critical patent/KR101146059B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses

Landscapes

  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

비휘발성 메모리 시스템은 복수의 데이터 영역을 갖는 비휘발성 메모리; 및 이 비휘발성 메모리에 대한 판독 및 기입 동작을 제어하도록 작용하는 메모리 제어기를 포함한다. 메모리 제어기는 호스트 장치로부터 입력된 명령 및 섹터 카운트 및 섹터 어드레스에 따라 상기 비휘발성 메모리에서 선택된 데이터 영역 내의 복수의 섹터에 대한 판독/기입 동작을 연속적으로 실행한다.
비휘발성 메모리, 판독, 기입, 메모리 제어기, 호스트, 섹터

Description

비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한 데이터 판독/기입 방법{NONVOLATILE MEMORY SYSTEM, AND DATA READ/WRITE METHOD FOR NONVOLATILE MEMORY SYSTEM}
본 발명은 비휘발성 메모리 및 이 메모리를 위한 판독/기입 제어를 실행하도록 작용하는 메모리 제어기를 포함하는 비휘발성 메모리 시스템, 및 비휘발성 메모리 시스템의 데이터 판독/기입 방법에 관한 것이다.
NAND형 플래시 메모리는 EEPROM (eletrically erasable programmable nonvolatile semiconductor memory) 중 하나로 알려져 있다. NAND형 플래시 메모리는 NOR형 보다 단위 셀 면적이 더 작고 대량 저장하기가 용이하다. 셀당 판독/기입 속도는 NOR형 보다 더 느리지만 셀 어레이와 페이지 버퍼 사이에서 동시에 판독/기입 동작을 실행하기에 효과적인 셀 범위 (물리적 페이지 길이)가 신속한 판독/기입 동작을 실질적으로 달성하기 위해 확장될 수 있다.
이러한 특성의 효과적인 이용을 통해, NAND형 플래시 메모리는 파일 메모리 및 메모리 카드를 포함한 다양한 기록 매체에서 사용되었다.
메모리 카드 등에서, 비휘발성 메모리 및 메모리 제어기는 함께 패키지화되어 호스트로부터 입력된 명령 및 논리적 어드레스에 따라 비휘발성 메모리에 대한 판독/기입 제어를 실행한다. 예컨대, 논리적 어드레스 및 섹터 카운트가 제안된 바와 같이 복수의 섹터로부터 데이터를 판독하기 위해 호스트로부터 입력된다 (JP 2006/155335 A).
일 양태에서 본 발명은 호스트 장치에 접속가능한 비휘발성 메모리 시스템을 제공한다. 이 시스템은 복수의 데이터 영역을 갖는 비휘발성 메모리; 및 이 비휘발성 메모리에 대한 판독 및 기입 동작을 제어하도록 작용하는 메모리 제어기를 포함한다. 메모리 제어기는 호스트 장치로부터 입력된 명령, 섹터 카운트 및 섹터 어드레스에 따라 비휘발성 메모리에서 선택된 데이터 영역 내의 복수의 섹터에 대한 판독/기입 동작을 연속적으로 실행한다.
일 양태에서 본 발명은 호스트 장치에 접속가능한 비휘발성 메모리 시스템을 위한 데이터 판독/기입 방법을 제공한다. 이 시스템은 복수의 데이터 영역을 갖는 비휘발성 메모리 및 이 비휘발성 메모리에 대한 판독 및 기입 동작을 제어하도록 작용하는 메모리 제어기를 포함한다. 이 방법은, 명령, 섹터 카운트 및 섹터 어드레스를 호스트 장치로부터 제공하는 단계; 및 메모리 제어기의 제어하에 명령, 섹터 카운트 및 섹터 어드레스에 따라 비휘발성 메모리에서 선택된 데이터 영역 내의 복수의 섹터에 대한 판독/기입 동작을 연속적으로 실행하는 단계를 포함한다.
도 1은 본 발명의 일실시예에 따른 LBA-NAND 메모리 시스템 구성을 예시하는 도면이다.
도 2는 LBA-NAND 메모리의 기능 블록을 예시하는 도면이다.
도 3은 LBA-NAND 메모리에서 메모리 셀 어레이 구성을 예시하는 도면이다.
도 4는 LBA-NAND 메모리에서 핀 구성을 예시하는 도면이다.
도 5는 LBA-NAND 메모리의 핀 명칭 및 기능을 예시하는 도면이다.
도 6은 LBA-NAND 메모리에서 기록된 시스템 데이터를 예시하는 도면이다.
도 7은 명령과 함께 LBA-NAND 메모리의 동작 모드를 예시하는 도면이다.
도 8은 LBA-NAND 메모리의 동작 모드들 사이에서 스위칭하는 일예를 예시하는 도면이다.
도 9는 LBA-NAND 메모리의 동작 모드들 사이에서 스위칭하는 다른 예를 예시하는 도면이다.
도 10은 LBA-NAND 메모리에서 데이터 구조를 예시하는 도면이다.
도 11a는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 1).
도 11b는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 2).
도 11c는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 3).
도 11d는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 4).
도 11e는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 5).
도 11f는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 6).
도 11g는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 7).
도 11h는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 8).
도 11i는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 9).
도 11j는 LBA-NAND 메모리에 대한 명령 구성을 예시하는 도면이다 (부분 10).
도 12는 LBA-NAND 메모리에 대한 명령 리스트이다.
도 13은 LBA-NAND 메모리에 대한 다양한 신호의 래치 타이밍을 예시하는 도면이다.
도 14는 동일한 방식으로 명령 입력 주기 타이밍을 예시하는 도면이다.
도 15는 동일한 방식으로 절전 모드를 위한 명령 입력 주기 타이밍을 예시하는 도면이다.
도 16은 동일한 방식으로 데이터 판독 후 명령 입력 타이밍을 예시하는 도면이다.
도 17은 동일한 방식으로 어드레스 입력 주기 타이밍을 예시하는 도면이다.
도 18은 동일한 방식으로 피크 전류 감소 모드에 대한 어드레스 입력 주기 타이밍을 예시하는 도면이다.
도 19는 동일한 방식으로 데이터 입력 타이밍을 예시하는 도면이다.
도 20은 동일한 방식으로 직렬 판독 타이밍을 예시하는 도면이다.
도 21은 동일한 방식으로 상태 판독 타이밍을 예시하는 도면이다.
도 22는 동일한 방식으로 판독 주기 타이밍을 예시하는 도면이다.
도 23은 동일한 방식으로 직렬 EEP 모드 설정 타이밍을 예시하는 도면이다.
도 24는 공통 핀을 이용하여 PNR 모드 및 직렬 EEP 모드로부터의 선택의 일예를 예시하는 도면이다.
도 25는 오류 검사를 갖는 PNR 모드에서의 타이밍도이다 (1-1).
도 26은 오류 검사를 갖는 PNR 모드에서의 타이밍도이다 (1-2).
도 27은 오류 검사를 갖는 PNR 모드에서의 타이밍도이다 (1-3).
도 28은 오류 검사를 갖는 PNR 모드에서의 타이밍도이다 (1-4).
도 29는 오류 검사를 갖는 PNR 모드에서의 타이밍도이다 (1-5).
도 30은 PNR 모드의 흐름도이다.
도 31은 기본형의 MDA 모드에서 판독 액세스의 타이밍도이다 (1 섹터의 경우).
도 32는 기본형의 MDA 모드에서 판독 액세스의 타이밍도이다 (256 섹터의 경우).
도 33은 기본형의 MDA 모드에서 판독 액세스의 타이밍도이다 (64K 섹터의 경우).
도 34는 종료 명령을 이용하여 인터럽트되는 MDA 모드에서 판독의 타이밍도이다.
도 35는 재전송 요청과 함께 MDA 모드에서 판독의 타이밍도이다.
도 36은 종료 명령의 입력 후 새로운 시퀀스가 재시작될 때의 타이밍도이다.
도 37은 선택적 판독 유형 B(1)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 38은 선택적 판독 유형 B(2)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 39는 선택적 판독 유형 B(3)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 40은 선택적 판독 유형 B(4)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 41은 선택적 판독 유형 C(1)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 42는 선택적 판독 유형 C(2)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 43은 선택적 판독 유형 C(3)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 44는 선택적 판독 유형 C(4)의 MDA 모드에서 판독 액세스의 타이밍도이다.
도 45는 불법 액세스가 발생할 때 MDA 모드에서 판독의 타이밍도이다 (경우 1).
도 46은 불법 액세스가 발생할 때 MDA 모드에서 판독의 타이밍도이다 (경우 2).
도 47은 MDA 모드에서 기입 액세스의 타이밍도이다 (1 섹터의 경우).
도 48은 MDA 모드에서 기입 액세스의 타이밍도이다 (256 섹터의 경우).
도 49는 MDA 모드에서 기입 액세스의 타이밍도이다 (64K 섹터의 경우).
도 50은 종료 명령을 이용하여 인터럽트되는 MDA 모드에서 기입 액세스의 타 이밍도이다.
도 51은 데이터 재전송과 함께 MDA 모드에서 기입 액세스의 타이밍도이다.
도 52는 MDA 모드 기입시 기입 오류의 종류를 예시하는 도면이다.
도 53은 선택적 기입 유형의 MDA 모드 기입의 타이밍도이다.
도 54는 불법 액세스가 발생할 때 MDA 모드 기입의 타이밍도이다 (경우 1).
도 55는 불법 액세스가 발생할 때 MDA 모드 기입의 타이밍도이다 (경우 2).
도 56은 기본형의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 57은 종료 명령을 이용하여 인터럽트되는 PNA 모드에서 판독 액세스의 타이밍도이다.
도 58은 재판독과 함께 PNA 모드에서 판독 액세스의 타이밍도이다.
도 59는 선택적 판독 유형 B(1)의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 60은 선택적 판독 유형 B(2)의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 61은 선택적 판독 유형 B(3)의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 62는 선택적 판독 유형 B(4)의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 63은 선택적 판독 유형 C(1)의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 64는 선택적 판독 유형 C(2)의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 65는 선택적 판독 유형 C(3)의 PNA 모드에서 판독 액세스의 타이밍도이다.
도 66은 PNA 모드에서 판독 액세스의 타이밍도이다.
도 67은 종료 명령을 이용하여 인터럽트되는 PNA 모드에서 기입 액세스의 타이밍도이다.
도 68은 전송 오류와 연관된 데이터 재전송시 PNA 모드에서 기입 액세스의 타이밍도이다.
도 69는 선택적 기록 유형의 PNA 모드에서 기입 액세스의 타이밍도이다.
도 70은 기본 기입 유형의 VFA 모드에서 기입 액세스의 타이밍도이다.
도 71은 종료 명령을 이용하여 인터럽트되는 VFA 모드에서 판독의 타이밍도이다.
도 72는 재판독을 위한 VFA 모드에서 판독 액세스의 타이밍도이다.
도 73은 선택적 판독 유형 B(1)의 VFA 모드에서 판독 액세스의 타이밍도이다.
도 74는 선택적 판독 유형 B(2)의 VFA 모드에서 판독 액세스의 타이밍도이다.
도 75는 선택적 판독 유형 B(3)의 VFA 모드에서 판독 액세스의 타이밍도이다.
도 76은 선택적 판독 유형 B(4)의 VFA 모드에서 판독 액세스의 타이밍도이다.
도 77은 선택적 판독 유형 C(1)의 VFA 모드에서 판독 액세스의 타이밍도이다.
도 78은 선택적 판독 유형 C(2)의 VFA 모드에서 판독 액세스의 타이밍도이다.
도 79는 선택적 판독 유형 C(3)의 VFA 모드에서 판독 액세스의 타이밍도이다.
도 80은 VFA 모드에서 기입 액세스의 타이밍도이다 (1 섹터).
도 81은 VFA 모드에서 기입 액세스의 타이밍도이다 (256 섹터).
도 82는 종료 명령을 이용하여 인터럽트되는 VFA 모드에서 기입 액세스의 타이밍도이다.
도 83은 오류 복구와 함께 VFA 모드에서 기입 액세스의 타이밍도이다.
도 84는 선택적 기입 유형의 VFA 모드에서 기입 액세스의 타이밍도이다.
도 85는 오류 처리를 포함하는 PNR 모드에서의 흐름을 예시하는 도면이다.
도 86은 판독 액세스시 오류 처리를 포함하는 PNR, VFA, MDA 모드에서의 흐름을 예시하는 도면이다.
도 87은 기입 액세스시 오류 처리를 포함하는 PNR, VFA, MDA 모드에서의 흐름을 예시하는 도면이다.
도 88은 임의의 모드를 MDA 모드로 변경하기 위한 변경 명령의 실행의 타이 밍도이다.
도 89는 임의의 모드를 PNA 모드로 변경하기 위한 변경 명령의 실행의 타이밍도이다.
도 90은 임의의 모드를 VFA 모드로 변경하기 위한 변경 명령의 실행의 타이밍도이다.
도 91은 NOP 명령의 등록의 타이밍도이다.
도 92는 다른 NOP 명령의 등록의 타이밍도이다.
도 93은 펌웨어 리로드(reload) 명령과 연관된 동작의 타이밍도이다.
도 94는 비지/레디 (Busy/Ready) 변경 명령의 타이밍도이다.
도 95는 ID 판독 명령의 타이밍도이다.
도 96은 상태 판독 명령의 타이밍도이다.
도 97은 패스워드 설정 명령의 타이밍도이다.
도 98은 VFA 장치 설정 명령의 타이밍도이다.
도 99는 펌웨어 업데이트 실행 명령의 타이밍도이다.
도 100은 어드레스 리셋 명령의 타이밍도이다.
도 101은 펌웨어 리로드 명령의 타이밍도이다.
도 102는 판독/기입 종료 명령의 타이밍도이다.
도 103은 펌웨어 업데이터 전송 명령의 타이밍도이다.
도 104는 호스트 I/O와 LBA-NAND 메모리 내부 동작 사이의 관계를 예시하는 도면이다.
도 105는 펌웨어 업데이트시 오류 처리의 흐름을 예시하는 도면이다.
도 106은 데이터 리프레시 실행 명령의 타이밍도이다.
도 107은 MDA 영역 소거 명령의 타이밍도이다.
도 108은 플래시 캐시 실행 명령의 타이밍도이다.
도 109는 전송 프로토콜 설정 명령의 타이밍도이다.
도 110은 최소 비지 타임 설정 명령의 타이밍도이다.
도 111은 절전 모드 설정 명령의 타이밍도이다.
도 112는 절전 모드 설정 명령이 적용되는 판독의 타이밍도이다.
도 113은 절전 모드 설정 명령이 적용되는 명령 래치의 타이밍도이다.
도 114는 절전 모드 종료 명령의 타이밍도이다.
도 115는 어드레스 정보 획득 명령의 타이밍도이다.
도 116은 최대 용량 정보 획득 명령의 타이밍도이다.
도 117은 핀 정보 획득 명령의 타이밍도이다.
도 118은 판독 재시도 명령과 연관한 판독의 타이밍도이다.
도 119는 상태 정보 판독이 수반된 섹터 판독 유형 A의 타이밍도이다.
도 120은 상태 정보 판독이 수반된 섹터 판독 유형 B의 타이밍도이다.
도 121은 상태 정보 판독이 수반된 섹터 판독 유형 C의 타이밍도이다.
도 122는 상태 정보 판독이 수반된 섹터 기입 유형 A의 타이밍도이다.
도 123은 상태 정보 판독이 수반된 섹터 기입 유형 B의 타이밍도이다.
도 124는 PNR 모드에서 상태 정보 판독의 동작을 설명하는 도면이다.
도 125는 VFA/MDA 모드에서 상태 정보 판독의 동작을 설명하는 도면이다.
도 126은 부팅 코드 유지 모드에서 상태 정보 판독의 동작을 설명하는 도면이다.
도 127은 LBA-NAND 메모리의 각 동작 모드, 및 웨이브 모드 스위칭을 집합적으로 도시하는 도면이다.
본 발명의 실시예들에 대해 첨부 도면을 참조하여 이하에서 설명하기로 한다.
[메모리 시스템 개요]
본 실시예의 비휘발성 메모리 시스템은, 단일 또는 복수의 NAND형 플래시 메모리 및 이 메모리에 대한 판독/기입 제어를 실행하도록 작용하는 메모리 제어기를 포함하는 메모리 모듈에서 구성된다. 장착된 모든 플래시 메모리는 이하 논리적 블록 어드레스 NAND 플래시 메모리 (Logical Block Address NAND flash memory: 이하 LBA-NAND 메모리로 약칭)라고 하는 논리적 메모리로서 단일의 메모리 제어기로부터 제어될 수 있다.
LBA-NAND 메모리는 명령에 따라 변경가능한 복수의 데이터 영역 (논리적 블록 액세스 영역)을 갖는다. 구체적으로, 본 실시예는 다음 3가지 데이터 영역을 포함하고, 이것은 데이터의 용도 및 신뢰도에 기초하여 나뉜다.
(1) 벤더(vender) 애플리케이션을 위한 프로그램 영역, 즉 "벤더 애플리케이션 펌웨어 영역"으로 이하 "VFA" 영역이라 한다.
(2) 최종 사용자 애플리케이션을 위한 프로그램 영역, 즉 "음악 데이터 영역"으로 이하 "MDA" 영역이라 한다.
(3) 호스트 시스템의 부팅 데이터를 기록하기 위한 시스템 데이터 기록 영역, 즉 VFA 및 MDA 영역을 제외한 "순수 NAND 영역"으로 이하 "PNA" 영역이라 한다.
PNA 영역에는 입력 명령 및 어드레스에 따라 판독/기입 동작의 실행을 위한 통상의 액세스 모드 (이하 "PNA" 모드) 및 추가적으로 전원 인가시 설정될 2개의 판독 전용 모드가 주어진다.
하나는 전원 인가후 제1 PNA 판독 모드 명령의 입력으로 설정되는 판독 모드이다. 이것은 이하 "PNR (순수 NAND 판독: Pure NAND Read)" 모드라 한다.
다른 하나는 외부 클록과 동기하여 SPI (직렬 주변 인터페이스) 모드에서 직렬 판독을 위해 전원 인가후 제2 PNA 판독 모드 명령의 입력으로 설정된다. 이것은 이하 "직렬 EEP" 모드라 한다.
이 두 개의 판독 모드는 LBA-NAND 메모리에 대한 판독/기입 동작에 필요한 시스템 데이터 및 LBA-NAND 메모리로부터 호스트 자체의 부팅 데이터 판독에 대해서 동일하다. 따라서, PNR 모드는 넓은 의미에서 둘을 포함하는 것으로서 해석될 수 있고 직렬 EEP 모드는 PNR 모드 중에서 특별 모드로 간주될 수 있다.
메모리 제어기에 필요한 시스템 데이터 (펌웨어 FW) 및 부팅 데이터는 전원 인가후 자동적으로 실행되는 초기화 동작 (전원입력 초기 설정 동작)에서 플래시 메모리로부터 자동적으로 판독되어 데이터 레지스터 (버퍼 RAM)로 전송된다. 이 판독 제어는 예컨대 메모리 제어기에서 준비된 하드웨어 시퀀서(sequencer)에서 실행된다.
호스트가 전원 인가후 임의 시간의 경과시 명령을 입력할 때, PNR 모드 또는 직렬 EEP 모드는 LBA-NAND 메모리의 데이터 레지스터에서 설정된 시스템 데이터를 판독하기 위해 설정된다. 메모리 제어기는 데이터가 판독되어 호스트에 있는 PNR 영역으로 들어간 후에 (또는 이와 병렬로) 부팅될 수 있다.
전원 인가시 PNR 영역에 대한 판독 모드와는 별도로, PNA, MDA 및 VFA 영역에 대한 판독 및 기입 액세스를 위한 모드가 명령에 따라 설정될 수 있다. 이하, 이들을 PNA 액세스 모드, MDA 액세스 모드, 및 VFA 액세스 모드라 한다.
애플리케이션 프로그램 영역 또는 VFA 및 MDA 영역에서, 판독/기입 액세스의 데이터 전송 단위는 한 섹터 (512 바이트 또는 528 바이트)이고, 데이터 전송 포맷은 SSFDC (Solid State Floppy Disk Card) 포맷이다. LBA-NAND 메모리는 액세스 명령을 이용하여 한번에 액세스가능한 섹터의 수를 선택하기 위해 섹터 배수를 사용한다. 사용자는 예컨대 1, 4 및 8의 섹터 배수 중에서 선택할 수 있다.
섹터 카운트의 사용은 많은 연속 섹터들이 한 명령마다 액세스되게 할 수 있게 한다. 즉, 이 명령과 함께, 호스트 장치는 데이터의 양을 나타내는 섹터 카운트 및 섹터 어드레스 (논리적 어드레스) 초기값을 제공하여 데이터가 이에 의해 정의된 복수의 섹터로부터 연속적으로 판독되거나 복수의 섹터로 연속적으로 기입될 수 있도록 한다.
구체적으로, 한 어드레스 입력은 5 바이트로 구성되고, 이중에 처음 절반인 2 바이트는 섹터 카운트에 할당되고, 두번째 절반인 3바이트는 섹터 어드레스에 할당된다. 이 액세스 모드는 섹터 카운트 및 섹터 어드레스가 어드레스 조건 ID 명령을 이용하여 식별될 수 있게 한다. 이 어드레스 입력의 바이트 수는 확장가능하다.
모드 변경 명령은 LBA-NAND 메모리의 모드를 변경하기 위해 입력된다. 즉, 전원 인가시 PNR 모드 또는 직렬 EEP 모드는 특별 명령의 입력과 함께 MDA 액세스 모드로 변경된다. 또한, 특별 변경 명령의 입력은 PNR 모드, VFA 액세스 모드 및 MDA 액세스 모드 사이에서 변경된다.
내부 칩 인에이블 신호(/CE)는 메모리 제어기에서 생성된다. 각 플래시 메모리 검사는 이 신호를 이용하여 제어된다.
LBA-NAND 메모리에 대한 소거 명령 및 리셋 명령은 NOP이다. 이 명령의 발행시, 제어는 아무 것도 실행하지 않고 레디(Ready)를 호스트로 반환한다.
[LBA-NAND 메모리 구성]
도 1은 일실시예에 따른 비휘발성 메모리 시스템인 LBA-NAND 메모리(20)의 구성을 도시한다. 이 메모리(20)는 NAND형 플래시 메모리 칩(21)과 이 메모리에 대한 판독/기입 제어를 실행하도록 작용하는 메모리 제어기(22)를 포함하는데, 이 둘은 일체형으로 패키지화된다.
플래시 메모리 칩(21)은 복수의 메모리 칩을 포함할 수 있다. 도 1은 2개의 메모리 칩인 칩 1 및 칩 2를 도시하는데, 이것은 이 경우에 단일의 메모리 제어기(22)로부터 제어될 수 있다. 최대 장착가능한 메모리 칩의 수는 조절기의 전류 능력 및 다른 요인들로부터 결정될 수 있고 예컨대 4개의 칩일 수 있다.
메모리 제어기(22)는 원칩 제어기로서, 플래시 메모리 칩(21)로/로부터 데이터 전송을 처리하기 위한 NAND 플래시 인터페이스(23); 호스트 장치로/로부터 데이터 전송을 처리하기 위한 호스트 인터페이스(25); 판독/기입 데이터 등을 일시적으로 유지하도록 작용하는 버퍼 RAM(26); 데이터 전송 제어를 실행하도록 작용하는 MPU(24); 및 NAND형 플래시 메모리(21)에서 펌웨어(FW)에 대한 판독/기입 시퀀스 제어 등에서 사용하기 위한 하드웨어 시퀀서(27)를 포함한다.
메모리 칩(21) 및 메모리 제어기(22)가 서로 다른 칩으로 구성된다는 것은 이 LBA-NAND 메모리 시스템에 대해 본질적인 것이 아니다. 도 2는 도 1의 LBA-NAND 메모리(20)의 기능 블록 구성을 도시하는데 여기서 메모리 칩(21) 및 메모리 제어기(22)의 논리 제어가 함께 도시된다. 도 3은 그 메모리 코어의 셀 어레이 구성을 도시한다.
메모리 셀 어레이(1)는 도 3에서 도시된 바와 같이 어레이된 NAND 셀 유닛들 (NAND 스트링) (NU) 중 하나를 형성하기 위해 직렬 연결된 복수의 전기적으로 소거가능한 프로그램가능한 비휘발성 반도체 메모리 셀 (M0-M31) (도시된 예에서 32개의 메모리 셀)을 포함한다.
NAND 셀 유닛(NU)은 일단이 선택 게이트 트랜지스터(S1)를 통해 비트선 (BLo, BLe)에 연결되고 타단이 선택 게이트 트랜지스터(S2)를 통해 공통 소스선 (CELSRC)에 연결된다. 메모리 셀(M0-M31)은 각각 워드선(WL0-WL31)에 연결된 제어 게이트를 갖는다. 선택 게이트 트랜지스터(S1, S2)는 선택 게이트선(SGD, SGS)에 연결된 게이트를 갖는다.
워드선을 따라 어레이된 일군의 NAND 셀 유닛은 데이터 소거 최소 유닛인 한 블록을 구성하고, 복수의 이러한 블록(BLK0-BLKn-1)은 도시된 대로 비트선을 따라 정렬된다.
센스 앰프 회로(3)는 셀 데이터 판독 및 기입 동작을 하기 위해 비트선(BLo, BLe)의 일단에 정렬된다. 행 디코더(2)는 워드선 및 선택 게이트선을 선택적으로 구동하기 위해 워드선의 일단에 정렬된다. 도시된 경우에서, 짝수 비트선(BLe) 및 인접한 홀수 비트선(BLo)은 비트선 선택기를 통해 센스 앰프 회로(3)에 있는 각 센스 앰프(SA)에 선택적으로 연결된다.
명령, 어드레스 및 데이터는 입력 제어기(13)를 통해 입력된다. 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 판독 인에이블 신호(/RE), 및 다른 외부 제어 신호들은 타이밍 제어에서 사용하기 위해 논리 회로(14)로 입력된다. 이 명령은 명령 디코더(8)에서 디코딩된다.
제어기(6)는 데이터 전송의 제어 및 기입/소거/판독의 시퀀스 제어를 실행하도록 작용한다. 상태 레지스터(11)는 레디(Ready)/비지(Busy) 단자에 LBA-NAND 메모리(20)의 레디/비지 상태를 제공하도록 작용한다. 이와는 별도로, 상태 레지스터(12)는 I/O 포트를 통해 호스트에게 메모리(20)의 상태 (통과/실패, 레디/비지 등)를 통지하도록 준비된다.
이 어드레스는 어드레스 레지스터(5)를 통해 행 디코더(2) (사전 행 디코더(2a) 및 주(main) 행 디코더(2b) 포함) 및 열 디코더(4)로 전달된다. 기입 데이 터는 I/O 제어 회로(7) 및 제어 회로(6)를 통해 센스 앰프 회로(3) (센스 앰프(3a) 및 데이터 레지스터(3b) 포함)로 로딩된다. 판독 데이터는 제어 회로(6) 및 I/O 제어 회로(7)를 통해 외부로 제공된다.
고전압 발생기(10)는 서로 다른 동작 모드에 따라 필요한 고전압을 발생하도록 제공된다. 고전압 발생기(10)는 제어 회로(6)로부터 주어진 명령에 기초하여 임의의 고전압을 발생한다.
도 4는 본 실시예의 LBA-NAND 메모리에서 패키지 핀 구성을 도시하고, 도 5는 핀 명칭 및 기능을 요약하여 도시한다. 이 도면들은 비교를 위해 종래의 NAND형 플래시 메모리 (4Gbit SLC Large Block)에서의 패키지 핀 구성을 함께 도시한다.
입력/출력 포트(I/O1-I/O8)는 바이트 기준으로 명령, 어드레스 및 데이터의 입력/출력을 위해 사용된다. 외부 제어 신호 단자는 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 판독 인에이블 신호(/RE), 명령 래치 인에이블 신호(CLE), 및 어드레스 래치 인에이블 신호(ALE)를 위한 단자들을 포함할 수 있다.
I/O 신호는 어드레스, 데이터 또는 명령 신호이다. 명령 래치 인에이블 (CLE) 신호는 LBA-NAND 메모리에서 동작 명령을 취하는 것을 제어하는 신호이다. 이 신호가 기입 인에이블(/WE) 신호의 상승 또는 하강에 응답하여 "H" 레벨로 설정될 때, 입력/출력 포트(I/O0-I/O7)에서의 데이터가 명령 데이터로서 LBA-NAND 메모리에서 취해질 수 있다.
어드레스 래치 인에이블(ALE) 신호는 LBA-NAND 메모리에서 어드레스 데이터 를 취하는 것을 제어하는 신호이다. 이 신호가 기입 인에이블(/WE) 신호의 상승 또는 하강에 응답하여 "H" 레벨로 설정될 때, 입력/출력 포트(I/O0-I/O7)에서의 데이터가 어드레스 데이터로서 LBA-NAND 메모리에서 취해질 수 있다.
칩 인에이블 (/CE) 신호는 장치 선택 신호이고 이 신호는 레디 상태에서 "H" 레벨로 설정될 때 저전력 대기 모드를 설정한다.
기입 인에이블 (/WE) 신호는 입력/출력 포트(I/O0-I/O7)로부터 데이터를 취해 장치로 입력하는 신호이다.
판독 인에이블 (/RE) 신호는 입력/출력 포트(I/O0-I/O7)가 데이터를 직렬로 외부에 제공할 수 있게 하는 신호이다.
본 실시예의 메모리는 호스트 장치에서 본 종래의 NAND형 플래시 메모리에서와 동일한 신호 단자 정렬을 갖고, 일 특징으로서 종래의 NAND형 플래시 메모리처럼 취급될 수 있다. 즉, 도 1에 도시된 호스트 인터페이스(25)는 NAND 플래시 인터페이스(23)와 동일한 전기 구성을 갖는다.
따라서, 호스트로부터 공급된 어드레스가 NAND형 플래시 메모리(21) 상의 물리적 어드레스가 아니라 논리적 어드레스라는 점을 제외하고, 종래의 NAND형 플래시 메모리처럼 취급될 수 있다. 호스트로부터 공급된 논리적 어드레스는 NAND형 플래시 메모리(21)에 액세스하기 위해 MPU(24)에서 어드레스 변환을 수행한다.
"DATA" 및 "CLK"는 직렬 EEP 모드에서 LBA-NAND 메모리(20)의 동작에서 사용하기 위한 데이터 및 클록 단자이고, "/HOLD"는 그 일시정지 단자이다.
사용자 지정 제어핀 "COM0", "COM1" 및 "COME"는 장치에 관한 현 정보 및 특 별 데이터 입/출력 요청시 사용하기 위해 준비된다.
도 6은 PNA 영역에서 기록될 호스트 시스템의 시스템 데이터 (부팅 데이터 포함)의 기록 상태를 도시한다. 이 시스템 데이터는 플래시 메모리 칩(21)에서 선행 블록(BLK0)에 기록된다. 시스템 데이터는 높은 신뢰도를 가질 것이 요구되고 따라서 특별히 다음 사항이 고려된다.
한 블록 내 워드선(WL0-WL31) 중에서, 적어도 양 단에 있는 워드선(WL0, WL31)은 선택 게이트 트랜지스터에 인접한 셀이 다른 셀들보다 더 큰 기입 방해를 갖기 때문에 사용되지 않는다. 이와 달리, 훨씬 더 높은 데이터 신뢰도가 두 라인마다 또는 몇 라인마다 워드선의 사용을 통해 보장될 수 있다.
셀 어레이는 짝수 비트선(BLe) 및 하나의 워드선을 이용하여 선택된 짝수 페이지 및 홀수 비트선(BLo) 및 하나의 워드선을 이용하여 선택된 홀수 페이지와 같은 동시 판독/기입 범위를 갖는다. 시스템 데이터는 이 페이지들 중 하나에만 기록된다 (본 예에서는 짝수 페이지). 몇개의 선마다 비트선의 사용은 또한 신뢰도를 더 높이기 위해 효과적이다.
최소 프로세스 규격 (설계 규칙)이 더 작아짐에 따라, 인접한 셀들 사이의 간섭이 더 큰 데이터 변동을 일으킨다. 따라서, 본 실시예는 짝수 페이지 또는 홀수 페이지만의 사용을 통해 시스템 데이터의 신뢰도를 보장한다.
예컨대, LBA-NAND 메모리가 2 비트 (4개의 값)의 데이터를 한 메모리셀에 저장할 수 있는 다치(multivalue) 메모리이면, 2 페이지 어드레스, 즉 상위 페이지 및 하위 페이지는 2 비트로 할당된다. LBA-NAND 메모리가 이런 식으로 여러 값을 저장하기 위해 사용될 때에도, 하위 페이지만을 사용하는 이진(binary) 저장 방식은 더 높은 신뢰도를 갖는 것이 요구되는 시스템 데이터 부분에 대해 적용되는 것이 바람직하다.
도 6에 도시된 바와 같이, 짝수 페이지의 하부 페이지만이 시스템 데이터 부분에 대해 사용된다.
직렬 EEP 모드에서 시스템 데이터의 출력은 잉여 영역을 포함하는 데이터의 형태로 실행된다. 임의의 심볼의 데이터 오류가 판독시에 발생하면, 이 데이터는 예비 블록으로 대체된다. 8개 이상의 심볼의 데이터 오류가 발생하면, 정정되지 않은 데이터가 그대로 출력되고 판독 오류가 상태에서 디스플레이된다.
[시스템 개요 및 모드 변경]
도 7은 LBA-NAND 메모리의 시스템 개요를 요약하여 도시한다. 앞서 설명된 바와 같이, 이 메모리는 3개의 데이터 영역, 즉 PNA, VFA 및 MDA 영역을 갖고, 추가적으로 제어기 시스템 영역을 갖는다. 이 제어기 시스템 영역은 LBA-NAND 메모리에 있는 메모리 제어기의 펌웨어(FW)가 저장되는 영역이다.
"순수 NAND" 모드로서, 전원입력시 설정된 PNA 영역에 대한 판독 모드인 PNR 모드가 있다. PNR 모드는 명령 <00h>-<Add>-<30h>을 이용하여 설정된다. 이 경우, 어드레스 <Add>는 더미 어드레스이다.
본 예에서, 명령에 있는 <h>는 16진수를 나타낸다. 실제로, "00000000"의 8비트 신호는 8개의 입/출력 포트(I/O0-I/O7)에 병렬로 주어진다.
"LBA-NAND" 모드의 예로는, 각각 PNA, VFA 및 MDA 영역에 대한 판독/기입 액 세스에서 사용하기 위한 PNA 액세스 모드, VFA 액세스 모드, 및 MDA 액세스 모드가 있다.
PNR 모드, PNA 액세스 모드, VFA 액세스 모드 및 MDA 액세스 모드 사이에서 변경하는 것은 명령을 이용하여 실행된다. 도 8 및 도 9는 두 개의 모드 변경 도면을 도시한다.
도 8에 도시된 바와 같이, COME = "L" (또는 COME = "H") 및 PNR 모드 명령 <00h>-<Add>-<30h>을 이용하여, PNR 모드는 전원 인가 후에 설정된다. PNR 모드에서 작업의 완료후, 명령 <FCh>의 입력은 MDA 액세스 모드로의 전이를 일으킨다.
그후, 변경 명령의 입력은 액세스 모드들 PNA-MDA-VFA 사이에서 변경하는 것을 가능하게 한다.
도 9에 도시된 바와 같이, COME = "H", COM0 = "H", 및 COM1 = "L"을 이용하여, 직렬 EEP 모드는 전원 인가후 설정된다. 직렬 EEP 모드는 PNR에서 판독가능한 데이터가 직렬 EEP 인터페이스를 통해 외부로 제공되는 모드이다. 직렬 EEP 인터페이스로서, SPI 인터페이스가 채택될 수 있다.
이 경우에서도, 작업의 완료후, 명령 <FCh>의 입력은 MDA 액세스 모드로의 전이를 일으킨다. 그후, 변경 명령의 입력은 액세스 모드들 PNA-MDA-VFA 사이에서 변경하는 것을 가능하게 한다.
[데이터 구조]
도 10은 서로 다른 데이터 영역에서의 데이터 구조를 도시한다.
PNA 영역에서의 데이터에는 판독 및 기입을 위해 2112 바이트 (2048 바이트 + 64 바이트)의 전송 단위가 주어진다. 모든 데이터가 직렬로 출력될 때, 이들은 섹터 기준으로 (= 2112 바이트) 제1 섹터부터 256번째 섹터까지 순차적으로 제공되어, 결과적으로 총 512 KB (= 540,6278 바이트)가 된다.
섹터 배수 1 (SM = 1)의 경우, VFA 및 MDA 영역에는 도시된 데이터 포맷으로 512 바이트 (데이터 몸체)와 판독 및 기입을 위한 16 바이트 (잉여 데이터)를 포함하여 총 528 바이트의 전송 단위가 주어진다. CRC 데이터 및 ECC 데이터는 기입시 호스트 장치에서 그리고 판독시 LBA-NAND 메모리의 메모리 제어기에서 생성된다.
512 바이트의 일부는 NAND형 플래시 메모리에 저장된다. 전송된 데이터 중에서, 데이터 몸체만이 기입된다. 실제로, 연장된 16 바이트는 플래시 메모리에서 삭제되고, ECC 코드는 기입 데이터에 따라 생성되고 이 기입 데이터와 함께 저장된다.
전송된 데이터의 정확성은 기입시에 LBA-NAND 메모리의 메모리 제어기에서 그리고 판독시에 호스트 시스템에서 6 바이트의 ECC 데이터로 검사된다.
16 바이트의 잉여 데이터를 제외하고 512 바이트의 전송 단위에서 판독/기입 동작을 실행하는 것이 가능하다. 이것은 데이터 구성의 수정 또는 변경을 지시하는 구성 명령을 이용하여 변경 및 설정될 수 있다.
SM = 4 또는 8의 섹터 배수는 2 KB 또는 4 KB의 데이터 전송 단위로 된다. 이들은 SM = 1 데이터 포맷의 4회 또는 8회 반복을 통해 이루어진다.
호스트로부터 제어기의 펌웨어(FW)를 업데이트하는 모드에서, 기입 데이터 전송은 도시된 대로 528 바이트의 전송 단위에서 실행된다. VFA 영역은 8 MB의 기 본 데이터 크기를 갖고, 크기조정 명령을 이용하여 수정가능하고 256 KB의 용량 수정 단위에서 최대 32 MB 까지 선택가능한 용량을 갖는다. 저장될 데이터는 데이터 몸체만을 포함하고 잉여 영역 데이터는 저장되지 않는다. 데이터 기입시에 입력된 ECC 코드는 전송 데이터의 확인을 위해서만 사용되고 1 비트 오류가 발생할 때 정정된다.
크기조정/패스워드는 다음 명령 시퀀스에서 설정된다.
크기조정: <00h>-<Config: A5>-<새로운 값: 1바이트>-<더미: 3바이트>-<57h>
패스워드 변경: <00h>-<Config: 11>-<지난 PW(패스워드): 2바이트>-<새로운 PW: 2바이트>-<57h>
VFA 영역의 용량의 증가 또는 감소에 따라, MDA 영역의 용량은 이에 따라 감소 또는 증가한다. MDA 액세스 모드에서의 출력 포맷은 +16 바이트의 SSFDC 모드이다. 연장된 16 바이트 중에서, 유효 데이터는 6 바이트의 ECC 데이터 뿐이고 다른 데이터는 무시/무효화 된다.
[명령 구조]
도 11a-11j는 서로 다른 동작 모드에서의 명령 구조를 도시한다. 이 도면들에서, < >는 LBA-NAND 메모리로의 입력을 나타내고, []은 LBA-NAND 메모리로부터의 출력을 나타낸다. 또한, (B2R)은 비지/레디 신호(RY/BY)가 비지로 전이한 후 다시 레디로 돌아오는 것을 나타낸다.
PNR 모드는 어드레스 입력을 필요로 하지 않는 판독 모드이고 어드레스는 더미로서 입력된다 (도 11a에서 명령 번호 1). 이 PNR 모드에서, 데이터는 논리적 어드레스 LBA = 0으로부터 순차적으로 2112 바이트 단위로 판독된다.
MDA 액세스 모드에서 판독/기입은 다음 명령 시퀀스에서 복수의 섹터에 대해 연속적으로 실행되는데, 여기서, 한 명령 이후에, 섹터 카운트 <SC>와 섹터 어드레스 (초기값) <SA>가 입력된다 (도 11a에서 명령 번호 2).
판독:
(1) <00h>-(SC: 2Byte)-(SA: 3Byte)-<30h>-(B2R)-[Data]-...<00h>-(DummyAdd)-<30h>-[Data]...; 또는
(2) <00h>-(SC: 2Byte)-(SA: 3Byte)-<30h>-(B2R)-[Data]-<F8h>-(B2R)-[Data]...; 또는
(3) <00h>-(SC: 2Byte)-(SA: 3Byte)-<30h>-(B2R)-[Data]-(B2R)-[Data]-(B2R)-[Data]...
기입:
(1) <80h>-(SC: 2Byte)-(SA: 3Byte)-<data>-<10h>-(B2R)-...<80h>-(DummyAdd)-<data>-<10h>-(B2R)...; 또는
(2) <80h>-(SC: 2Byte)-(SA: 3Byte)-<data>-<15h>-(B2R)-<F2h>-<data>-<10h>-(B2R)-<F2h>-<data>-<10h>-(B2R)...
PNA 액세스 모드는 MDA 액세스 모드와 유사하게 수행된다 (도 11a에서 명령 번호 3). 기입시, 2112 바이트/명령의 기입 데이터가 4224 바이트의 영역을 이용하여 기입된다. 기입시, 모든 데이터가 ECC와 함께 저장된다.
VFA 액세스 모드도 MDA 액세스 모드와 유사하다 (도 11a에서 명령 번호 4).
모드 변경 명령 코드는 PNR 모드에서 MDA 액세스 모드로의 변경, 직렬 EEP 모드에서 MDA 액세스 모드로의 변경, 및 MDA 액세스 모드-PNA 액세스 모드-VFA 액세스 모드 사이에서의 변경을 위해 각각 준비된다 (도 11a에서 명령 번호 5).
도 11a의 명령 번호 7에서, 펌웨어(FW) 리로드(reload) 명령인 "명령-911"은 플래시 메모리 칩에 저장된 제어기의 FW를 재판독하기 위해 사용된다. 메모리 제어기의 동작이 문제가 생길 때, 버퍼 RAM의 재구성이 필요하고 이에 따라 이 명령이 실행된다. 이 명령을 이용하여, 버퍼 RAM 내의 데이터가 백업되고, 시스템 부팅의 실행후, 시스템은 MDA 액세스 모드로 복귀한다. 최소 비지 시간은 1초이다.
IF 판독 명령의 실행은 도 11b의 명령 번호 9에서 도시된 바와 같이 각각의 I/O 포트에 할당된 ID 코드를 판독하는 것을 가능하게 한다. 구체적으로, ID 코드에 따라, 이진 저장형의 4Gbit NAND 플래시 메모리의 에뮬레이션을 위한 ID 데이터 (128K 바이트의 소거 블록 크기 및 2K 바이트의 페이지 길이와 함께) 및 실제 LBA-NAND 메모리에 대한 ID 데이터가 명령을 이용하여 구별하여 판독될 수 있다.
도 11c에 도시된 바와 같이, 상태 판독 명령을 이용하여, 상태 정보가 호스트로 출력될 수 있다. 구체적으로, 도 11c에 도시된 바와 같이, 일반적인 통과/실패, 전송 오류 통과/실패, 레디/비지, 및 절전 모드, 동작 모드 및 다른 모드와 같은 LBA-NAND에 독특한 특별 정보와 같은 정보가 명령을 이용하여 선택될 수 있다. 레디/비지 단자와는 별도로, 이 상태 정보들은 입/출력 포트(I/O)로 제공된다.
I/O1 및 I/O2와 연관된 통과/실패에 대해, 전자는 다량의 섹터가 한 명령을 이용하여 전송될 때 요약 비트로 명령의 요약을 나타낸다. 이와 반대로, 후자는 상태 검사의 구현 직전에 데이터 전송이 목적인 통과/실패의 결과를 도시한다. 상기 둘은 모두 전송 오류 통과/실패를 포함한다.
패스워드 설정 및 수정은 사용자 지정 명령을 이용하여 실행된다 (도 11d에서 명령 번호 11).
VFA 단위 설정 명령은 256 KB 단위로 최대 32 MB 까지 VFA 영역의 용량 크기를 설정하기 위해 사용된다 (도 11d에서 명령 번호 12). 입력값은 256 KB의 정수배이다 ("04h 00h"에서 "00h 00h"까지). 이 명령은 구 VFA 데이터 및 MDA 데이터를 소거하기 위해 사용된다.
FW 업데이트 실행 명령은 호스트에서 메모리 제어기의 버퍼 RAM로 업데이트된 FW 데이터를 유효화하고 이를 NAND 플래시 메모리로 전송 및 기입하기 위해 사용된다 (도 11d에서 명령 번호 13.1).
어드레스 리셋 명령은 섹터 카운트 및 섹터 어드레스를 지우기 위해 사용된다 (도 11d에서 명령 번호 13.2). 명령의 완료후, 시스템은 PNR 모드로 복귀하고 어드레스 00h로부터 다시 PNR 모드를 실행할 수 있다. 이 명령은 PNR에서 유효하다.
FW 리로드 명령은 플래시 메모리로부터 FW를 재판독하도록 적용되고 호스트로부터의 FW 업데이트가 실패할 때 사용된다 (도 11d에서 명령 번호 13.3).
종료 명령은 판독/기입의 종료를 강제하기 위해 사용된다. 이 명령이 일단 입력되면, 새로운 데이터는 더이상 허용되지 않고 버퍼 RAM에 남은 모든 데이터가 플래시 메모리에 기입된다 (도 11d에서 명령 번호 14). 기입 완료후, 시스템은 레 디(Ready)를 호스트로 반환한다. 기입은 통과할 때까지 수행된다. 기입이 기입시간 tPROG에 완료될 수 없으면, 제어는 오류 종료로 진행한다.
FW 업데이트 전송 명령 (도 11d에서 명령 번호 15)은 FW에 의해 야기된 버그가 사용자에게 발송한 후에 발견될 때 FW를 업데이트하기 위해 사용된다. FW 재기입 명령은 시장에서 용이한 FW 업데이트의 실행을 허용하는 환경을 제공하기 위해 사용자에 의한 설정 동안에 준비된다.
명령의 동작 시퀀스에서, 데이터가 버퍼 RAM에서 업데이트되고 나서 유효화된다. 이 데이터에는 512 바이트의 간격으로 추가적인 CRC16 데이터가 주어진다. 메모리 제어기는 데이터 비교를 실행하고, 실패의 경우, 호스트에게 전송 오류를 돌려준다. SSFDC의 데이터 정정은 실행되지 않는다.
데이터 리프레시 명령 (도 11d에서 명령 번호 16)은 추천된 명령으로서 사용자에게 제시된다. 이 경우, 해로운 영향 (예컨대, 전력 간섭의 가능성 및 전력 소비의 문제)이 명확히 표현된다.
보안 소거 명령 (도 11d에서 명령 번호 17)은 플래시 메모리로부터 MDA 영역에 있는 전체 데이터를 소거하기 위해 사용되는 명령이다.
플러시 캐시(flush cache) (플래시-캐시) 명령 (도 11d에서 명령 번호 18)은 전원차단 전에 호스트로부터의 어느 발행이 추천되는지에 대한 명령이다. 이것은 시스템이 제어기에서 미완료 처리의 전체를 종료하고 레디를 호스트로 반환할 수 있게 한다.
전송 프로토콜 설정 명령 (도 11e에서 명령 번호 19)은 시스템에서 사용된 조건을 수정하기 위해 사용된다. 수정가능한 조건은 표에 제시된다.
제1 바이트는 ECC/CRC16 검사/정정의 조건 및 전송 섹터 크기 (즉, 섹터 배수)를 설정하기 위해 사용된다. 오류 비트가 ECC 검사 인에이블로 검출될 때, 전송 결과는 상태 레지스터로 통지된다. 이 단계에서의 데이터의 재전송으로, 비오류 정정 데이터가 기입될 수 있다.
도 11e의 표에서 제2 바이트는 선택적 판독/기입 양식을 설정하기 위해 사용된다. 구체적으로, 판독 양식으로서, 통상의 판독 유형 A와 대조적으로, 계속 명령 <48h/F8h>의 사용으로 판독 동작을 계속하는 유형 B를 설정하는 것이 가능하다. (B2R)-[Data]-(B2R)을 반복하도록 비지 상태 신호 (B2R)의 사용으로 판독을 계속하는 유형 C를 설정하는 것이 계속 명령의 사용없이 가능하다.
기입 양식으로서, 통상의 기입 유형 A 및 어드레스 입력을 배제한 기입 동작을 계속하는 유형 B를 설정하는 것이 가능하다.
최소 비지 시간 설정 명령 (도 11f에서 명령 번호 20)은 표에서 도시된 바와 같이 호스트 검출가능한 최소 비지 시간을 설정하기 위해 적용된다. 메모리 제어기는 최소 비지 시간 보다 더 긴 비지 시간을 설정한다.
절전 모드 설정 및 취소 명령 (도 11f에서 명령 번호 21 및 도 11g에서 명령 번호 22)은 LBA-NAND 모듈에 대해 저전력 소비 모드를 설정하고 취소하기 위해 사용된다.
어드레스 정보 획득 명령 (도 11f에서 명령 번호 23)은 표에 도시된 대로 어드레스 공간 정보를 제공하기 위해 사용된다. 어드레스 공간 정보는 각각 섹터 어 드레스와 섹터 카운트에 할당된 바이트의 수를 보여주는 정보를 포함한다.
MDA 영역 용량 획득 명령 (도 11g에서 명령 번호 24)은 각 제품에서 MDA 영역의 할당 크기를 식별하기 위해 사용된다. 구체적으로, 이것은 5 바이트 논리적 어드레스로 표현된 최대 어드레스로서 입/출력 포트에 제공된다. 예컨대, 4G 바이트의 경우에, 5 바이트 데이터는 표에 표시된 대로 형성된다.
핀 정보 획득 명령 (도 11h에서 명령 번호 25)은 LBA-NAND 모듈에 의해 검출된 사용자 지정 제어핀의 상황을 보여주기 위해 사용된다. 구체적으로, COME, COM0, COM1의 상황이 표에서와 같이 보여질 수 있다.
제어기에서 명령의 의미를 해석하지 않고서, 호스트 장치로부터 LBA-NAND 메모리(20) 내의 호스트 I/F(25)로의 액세스를 NAND 플래시 메모리(21)에게 직접 알림으로써 모드 변경을 수행하는 모드 명령을 통한 통과 (도 11h에서 명령 번호 26); 메모리 제어기 내의 MPU에서 펌웨어의 업데이트에서 사용하기 위한 펌웨어 업데이트 명령 (도 11h에서 명령 번호 27); 및 재판독을 지시하는 판독 재시도 명령 (도 11h에서 명령 번호 28)과 같은 다른 명령들이 있다.
VFA 단위 획득 명령 (도 11i에서 명령 번호 29)은 각 제품에서 VFA 영역의 할당 크기를 식별하기 위해 사용된다.
전송 프로토콜 획득 명령 (도 11i에서 명령 번호 30)은 표에 나타난 대로 LBA-NAND 메모리에 대한 데이터 전송 프로토콜을 식별하기 위해 사용된다.
최소 비지 시간 획득 명령 (도 11i에서 명령 번호 31)은 호스트가 표에 나타난 대로 LBA-NAND 메모리의 동작 상황을 식별할 수 있게 한다.
도 12는 상기 명령을 요약하여 도시한다.
[기본 타이밍도]
서로 다른 동작 모드에서의 명령, 어드레스 및 데이터의 입/출력 타이밍에 대해 이하에서 구체적으로 설명한다.
도 13은 명령, 어드레스 및 데이터 입력에 대해 보통 적용되는 기본 타이밍의 도면이다. 어드레스 래치 인에이블(ALE), 명령 래치 인에이블(CLE) 등이 유효화된다. 그후, 임의의 설정 시간 대기후, 기입 인에이블(/WE)이 명령 등의 신호 입력을 허용하도록 "L"로 된다. 이 입력 신호는 /WE의 "H"로의 전이에 응답하여 래칭된다.
도 14는 명령 입력의 타이밍도이다. 명령 래치(CLE)가 "H"로 되고, 칩 인에이블(/CE)이 "L"로 되고, 어드레스 래치 인에이블(ALE)이 무효화되고, 기입 인에이블(/WE)이 "L"로 된 후, 명령 "CMD"가 /WE의 "H"로의 전이와 동기하여 입력하기 위하여 허용된다.
도 15는 절전 모드를 위한 명령 입력의 타이밍도로서, 도 14에 도시된 것과 기본적으로 동일하다.
도 16은 데이터 판독후 다음 명령 입력의 타이밍도이다. 명령 <00h>와 <30h> 사이에 있는 어드레스 입력은 데이터 판독을 허용한다. 그후, 임의의 비지 후, 판독 인에이블(/RE)은 판독 데이터(Dout0-DoutN)가 이와 동기하여 섹터 기준으로 출력될 수 있게 하기 위해 입력된다.
그후, 명령 래치 인에이블(CLE)이 다시 "H"로 되고 기입 인에이블(/WE)이 "L"로 될 때, 데이터 판독 후 다음 명령 <00h>이 입력하기 위해 허용된다.
도 17은 어드레스 입력의 타이밍도이다. 어드레스 래치 인에이블(ALE)이 "H"로 되고나서 "H"의 지속 동안에, 2 바이트 SC0, SC1의 섹터 카운트 및 3 바이트 SA0, SA1, SA2의 차후의 섹터 어드레스가 기입 인에이블(/WE)과 동기하여 입력된다. 이것은 섹터 카운트와 섹터 어드레스 (초기값)로부터 결정된 논리적 어드레스 범위 내에서 연속적인 데이터 액세스를 가능하게 한다.
도 18은 절전 모드에서 어드레스 입력의 타이밍도로서 도 17과 기본적으로 동일하다. 명령 래치 인에이블(CLE)의 유효 기간(tADDP) 및 기입 인에이블(/WE)의 "H" 및 "L" 레벨의 기간(tWHP 및 tWPP)의 선택을 통해 절전 모드를 설정하는 것이 가능하다.
도 19는 데이터 입력의 타이밍도이다. 명령 및 어드레스 입력 후, 기입 인에이블(/WE)과 동기하여 데이터를 입력하는 것이 가능하다.
도 20은 셀 어레이로부터 판독되어 외부로 직렬로 판독되는 데이터의 타이밍도이다. 셀 어레이로부터 판독된 데이터는 1 바이트 기준으로 판독 인에이블(/RE)과 동기하여 직렬로 전송되어 출력될 수 있다. 이 출력 동작 동안에, NAND 플래시 메모리에 대한 기입 동작이 실행될 수 있고 이에 따라 LBA-NAND 메모리는 레디를 출력한다.
도 21은 상태 데이터 (통과/실패, 레디/비지 및 기타)의 판독 타이밍이다. 기입 인에이블(/WE)과 동기하여, 상태 판독 명령 "CMD"가 입력된다. 그후, 판독 인에이블(/RE)과 동기하여, 상태 "ST"가 판독될 수 있다.
도 22는 명령 입력 및 어드레스 입력을 포함하는 데이터 판독 주기의 타이밍도이다. 앞서 설명된 바와 같이, 제1 명령 <00h>와 제2 명령 <30h> 사이에 위치한 바와 같이, 섹터 카운트(SC) 및 섹터 어드레스(SA)는 셀 어레이에 대한 판독 동작을 실행하기 위해 입력한다.
그후, 임의의 비지 시간후, 판독 인에이블(/RE)의 토글을 이용하여, 판독 데이터는 도 20에 도시된 바와 같이 직렬로 출력된다.
도 23은 전원입력시 직렬 EEP 모드의 설정 타이밍을 도시한다. 전원 인가시 초기 설정후 그리고 LBA-NAND 메모리가 레디로 될 때, 사용자 지정 제어핀에서의 신호 레벨은 모드 설정을 위해 식별된다.
구체적으로, COME = "H", COM0 = "H" 및 COM1 = "L"로, SPI 모드 (즉, 직렬 EEP 모드)가 설정된다. 명령 <FCh>의 입력은 이 모드를 취소한다.
도 24는 PNR 모드 선택을 위한 조건을 요약하여 보여준다. 직렬 EEP 모드는 "PNR with SPI"로 표시된다. 통상의 PNR 모드는 COME = "L"만으로, 또한 COME = "H" 및 COM0 = COM1 = "H", 또는 COME = "H" 및 COM0 = COM1 = "L"로 설정될 수 있다. 이와 달리, 설정은 이 사용자 지정 제어핀들 중 하나가 개방되고 다른 두 개의 핀이 적절한 레벨로 될 때 달성될 수 있다.
[PNR 모드 판독 타이밍]
도 25-28은 PNR 영역에서 전원입력시 판독 동작인 PNR 모드의 타이밍도로서, 오류 검사를 갖는 경우를 도시한다. 이 중에서, 도 25는 비오류 데이터 전송을 도시한다.
앞서 설명된 바와 같이, 명령 입력 및 더미 어드레스 입력을 이용하여, 판독은 임의의 비지 시간 후에 시작된다. 상태가 통과 ("P")일 때, 동일한 판독 동작이 최대 256번째 섹터까지 마찬가지로 반복된다.
도 26은 오류 "E"를 나타내는 상태가 얻어지는 경우에 대한 취급 방법을 도시한다. 오류 "E"의 수신시, 어드레스 제거 명령 "FFh"가 제1 어드레스로부터 판독을 다시 실행하도록 입력된다.
도 27은 오류 "E"를 나타내는 상태가 마찬가지로 얻어질 때 전원 차단, 리부팅, 및 판독을 다시 강제하는 일예를 도시한다.
도 28은 호스트가 데이터 검사를 실행하고 데이터 전송 오류를 검출하는 경우에 대한 취급 방법을 도시한다. 이 경우, 오류 검출 수신시, 호스트는 제1 어드레스로부터 다시 한번 판독을 실행하기 위해 어드레스 제거 명령 "FFh"를 입력한다.
도 29는 호스트가 데이터 전송 오류를 검출한 후 동일 데이터를 다시 판독하기 위해 이 데이터의 동일한 섹터 어드레스를 입력하는 경우의 일예를 도시한다.
도 30은 일련의 흐름으로 요약된 도 25-28에서 설명된 PNR 모드 동작을 도시한다. 이 시스템은 시작되고 (단계 S1), 명령 및 어드레스가 입력되어 (단계 S2) 판독 동작을 시작한다.
오류가 상태 검사로 검출되면 (단계 S3), 오류 시퀀스가 실행된다 (단계 S4). 이 경우, 어드레스 제거 명령 "FFh"는 처음부터 판독 동작을 재시작하기 위해 어드레스를 지우도록 입력된다. 이와 달리, 전원은 처음부터 판독 동작을 재시 작하기 위해 차단된다.
오류가 호스트에서 전송 데이터 검사로 검출되면 (단계 S6), 오류 시퀀스를 실행하거나 (단계 S7) 동일한 어드레스에서 데이터를 재전송하기 위해 (단계 S5) 취급 방법이 선택된다 (단계 S7).
하나의 전송 단위의 데이터 전송에서 오류가 없으면, 모든 데이터가 판독되는지 여부가 결정된다 (단계 S8). 판독되지 않으면, 모든 데이터가 판독될 때까지 한 어드레스 증분하면서 동일한 판독 동작이 반복된다 (단계 S9).
[판독을 위한 MDA 액세스 모드]
MDA 액세스 모드에서의 다양한 액세스 타이밍에 대해 이하에서 설명한다.
도 31은 한 섹터가 MDA 영역에서 판독되는 경우의 타이밍도이다. 앞서 설명된 바와 같이, 명령과 함께, 섹터 카운트(M)과 섹터 어드레스(N) (시작 어드레스 LBA)가 입력된다. 그후, 임의의 비지 후, 데이터가 판독 인에이블(/RE)과 동기하여 판독될 수 있다.
도 32는 제1 섹터 (LBA = 30h)부터 256번째 섹터 (LBA = 12Fh)까지 연속적으로 동일한 방식으로 판독의 타이밍도이다. 각 섹터가 판독된 후, 명령 및 어드레스가 입력되지만 이것은 더미 어드레스이다. 실제 어드레스는 처음으로 입력된 섹터 어드레스 (초기값) 및 섹터 카운트에 따라 순차적으로 내부적으로 증분된다.
도 33은 동일한 방식으로 제1 섹터 (LBA = 30h)에서 64K번째 섹터 (LBA = 1002Fh)까지 연속적으로 판독의 타이밍도이다.
도 34는 판독 시퀀스에서 호스트의 대기 (레디) 동안에 종료 명령 <FBh>을 이용하여 인터럽트되는 판독 동작을 도시한다.
도 35는 멀티 섹터 판독 동안에 데이터 전송 오류가 발생하는 경우의 처리도이다. 호스트가 데이터 전송 오류를 검출할 때, 이것은 LBA-NAND에 재전송을 요청하기 위해 재시도 명령 <31h>을 발행한다. 이것은 동일 데이터가 재판독되게 할 수 있다.
도 36은 데이터 전송 오류가 동일한 방식으로 발생하는 경우의 다른 처리도이다. 이 경우, 호스트는 전송 오류를 검출하고 종료 명령 <FBh>을 발행한다. 이것은 판독 동작을 한번 종료하고 판독 명령 및 어드레스 입력으로 다시 판독하는 것을 가능하게 한다.
도 37-40은 선택적 판독 유형 B의 판독 타이밍도이다.
도 37은 전송 프로토콜 설정 명령이 선택적 판독 유형 B를 설정하기 위해 사용되는 경우, 즉 판독 동작을 계속하기 위해 각 섹터 데이터 판독 후에 계속 명령 <F8h>이 입력될 때의 타이밍도이다. 계속 명령 클록이 출력 요청의 수 (섹터 카운트) 이상 입력되면, 고정값 <FFh>가 출력된다. 한 마디로, LBA-NAND는 고정값을 출력하고 호스트로부터 전송된 종료 명령을 기다리기 위해 대기상태로 된다.
도 38은 계속 명령 <F8h>가 판독 동작을 계속하기 위해 사용되고 계속된 판독 동작을 종료하기 위해 종료 명령 <FBh>이 사용되는 경우의 타이밍도이다.
도 39는 계속 명령 <F8h>가 판독 동작을 마찬가지로 계속하기 위해 사용되고 직전 판독에서와 동일한 섹터 데이터를 재전송하기 위해 재시도 명령 <31h>가 사용되는 경우의 타이밍도이다.
도 40은 계속 명령 <F8h>가 마찬가지로 판독 동작을 계속하기 위해 사용되고 데이터 판독 동작을 생략하도록 인터럽션을 실행하기 위해 동일한 계속 명령 <F8h>이 사용되는 경우의 타이밍도이다. 이 예에서, 한 섹터는 2112 바이트의 데이터 D0-D2112를 포함한다. 제2 섹터 판독 동안, 데이터 D0-D256이 판독될 때 계속 명령 <F8h>이 입력되어, 이에 의해 데이터 판독 동작이 생략된다.
MDA 액세스 모드에서 선택적 판독 양식 C를 이용한 판독 액세스가 도 41-44를 참조하여 다음에 설명된다.
도 41-44는 판독 동작이 섹터 기준으로 판독 동작마다 명령 주기를 찾지 않은 채 계속되는 경우의 타이밍도이다. 도 41은 /RE 입력이 출력 요청의 수를 초과할 때 연속적으로 판독 인에이블(/RE) 만으로 데이터 판독을 실행하고 고정값 <FFh>을 출력하는 예를 도시한다. LBA-NAND 메모리는 고정값을 출력하고 호스트로부터 전송된 종료 명령을 기다린다.
도 42는 도 41에서와 같이 동일한 판독 동작에서 판독 동작을 종료하도록 적용되는 경우의 타이밍도이다.
도 43은 예컨대 도 41에서와 같이 동일한 판독 동작에서, 호스트가 데이터 전송 오류를 검출하고 데이터 전송 재시도 명령 <31h>를 발행하고 동일한 데이터를 재전송하는 경우의 타이밍도이다.
도 44는 종료 명령 <FBh>이 판독 동작을 한번 종료하도록 적용되고 도 41에서와 같이 동일한 판독 동작에서 새로운 명령이 판독 동작을 다시 실행하도록 발행되는 경우의 타이밍도이다.
도 45 및 도 46은 판독 동작 동안에 불법 액세스가 발생할 때 MDA 액세스 모드에서의 판독 타이밍도이다. VFA 액세스 모드 및 PNA 액세스 모드는 이 불법 액세스에 대해 동일한 준비를 갖는다.
도 45는 새로운 명령이 판독 명령의 실행 동안에 이 명령을 종료하지 않고서 입력되는 경우에 관한 것이다. 이 예에서, LBA = 30h에서의 섹터 데이터가 판독된 후, 새로운 명령 및 새로운 어드레스가 입력된다. 이 경우, 새로운 어드레스는 더미로서 취급되고 판독은 이전 입력 어드레스에 따라 연속적으로 실행된다.
도 46은 새로운 기입 명령이 판독 명령의 실행 동안 이 명령을 종료하지 않고서 입력되는 경우에 관한 것이다. 이 예에서, 이전의 판독 명령은 기입 명령을 유효화하기 위해 자동적으로 종료된다.
SM = 4 또는 8의 섹터 배수의 경우, 판독을 종료하고 섹터 카운트 보다 더 작은 스테이지에서 다음으로 시프트하기 위해, 종료 명령을 발행할 필요가 있다.
[기입을 위한 MDA 액세스 모드]
MDA 액세스 모드에서 기입 타이밍의 예가 다음에 설명된다.
도 47은 MDA 액세스 모드에서 하나의 섹터 기입의 타이밍도이다. 기입 명령 및 기입 어드레스 (즉, 섹터 카운트 = 1 및 섹터 어드레스)가 입력되고, 한 섹터의 기입 데이터가 NAND 플래시 메모리로 입력되어 기입된다. 기입 동안, 비지(Busy)가 호스트로 출력된다.
기입의 완료후, 상태 판독 명령 <70h>의 입력은 상태 데이터가 판독되는 것을 허용한다.
도 48은 동일한 시작 논리적 어드레스 LBA = 30h가 섹터 카운트를 이용하여 설정된 256개의 섹터를 연속적으로 기입하기 위해 사용되는 경우의 타이밍도이다. 각 섹터 기입의 통과가 상태 데이터 ("P")로부터 확인된 후, 더미 어드레스 및 기입 데이터 입력이 256번째 섹터에 대한 연속적인 기입을 위해 반복된다.
도 49는 더미 어드레스 입력과 함께 64K 섹터에 대한 유사한 연속적인 기입의 타이밍도이다.
도 50은 종료 명령 <FBh>가 시작 어드레스 LBA = 30h로부터 시작된 기입 시퀀스 동안 레디 상태 (Ready)에서 입력되어, 이에 의해 기입 시퀀스의 종료가 강제되는 경우에 관한 것이다.
도 51은 기입 명령의 상태가 기입 오류 ("E")를 나타낼 때 추천되는 처리의 타이밍도이다. 기입 오류가 ECC-정정불능의 것이면, 동일한 어드레스가 재전송을 실행하기 위해 도시된 바와 같이 다시 입력된다.
도 52에서 도시된 바와 같이, 기입 상태 정보는 I/O 포트에 할당되어 4가지 경우, 즉 통과, ECC-정정가능 전송 오류, ECC-전송불능 전송 오류, 및 기입 실패로 분류된다. 따라서, 이것의 결정은 데이터 재기입의 실행 또는 기입 시퀀스의 종료를 선택하는 것을 가능하게 한다.
도 53은 기입이 명령 <80h> 및 데이터 입력과 함께 그리고 더미 어드레스 입력 없이 계속될 수 있게 하는 선택적 기입 양식의 타이밍도이다.
도 54 및 도 55는 불법 액세스가 발생하는 경우를 도시한다. 이 불법 액세스에 대한 취급 방법은 PNA 액세스 모드 및 VFA 액세스 모드에 유사하게 적용가능 하다.
도 54는 기입 명령의 실행 동안 이 명령을 종료함 없이 새로운 기입 명령 및 어드레스가 입력되는 경우에 관한 것이다. 이 경우, 새로운 입력 어드레스는 더미 어드레스로서 취급되고 이에 따라 어드레스 내용이 무시된다. 따라서, 처음 입력된 섹터 카운트 및 어드레스 초기 값으로부터 결정되는 다음 섹터에 대한 기입이 실행된다.
도 55는 기입 명령의 실행 동안 판독 명령이 입력되는 경우에 관한 것이다. 이 경우, LBA-NAND 메모리는 기입을 종료하고 판독 명령을 실행한다.
[판독을 위한 PNA 액세스 모드]
PNA 영역으로 액세스하기 위한 모드들 또는 PNA 모드들 중에서, 판독 액세스가 먼저 설명된다. PNA 액세스 모드에서, 액세스 단위는 섹터 길이 2 KB (= 2112 바이트), 최대 섹터 카운트 256개의 섹터, 및 최대 용량 512 KB (= 540,672 바이트)를 갖는다.
도 56은 선행 어드레스 LBA = 00h가 256개의 섹터 (즉, 전체 PNA 영역)를 판독하기 위해 입력되는 경우의 타이밍도이다. 2 바이트의 섹터 카운트와 3 바이트의 섹터 어드레스에서, 각각의 처음 1 바이트 <00h> 만이 유효하고 다른 것들은 더미이다.
도 57은 종료 명령 <FBh>이 판독 동작을 강제로 종료하기 위해 레디(Ready)의 상태에서 입력되는 경우에 관한 것이다.
도 58은 직전 판독 데이터를 다시 출력하기 위해 레디의 상태에서 판독 재시 도 명령 <31h>이 입력되는 경우에 관한 것이다.
도 59-65는 PNA 액세스 모드에서 선택적 판독 양식을 도시한다. 이들 중에서, 도 59-62는 전송 프로토콜 설정 명령이 판독 유형 B를 설정하도록 적용되는 경우, 즉 계속 명령 <F8h>이 판독 동작을 계속하기 위해 사용되는 경우에 관한 것이다.
도 59에서, 계속 명령 <F8h>은 판독 동작을 계속하기 위해 각 섹터 데이터 판독 후에 입력된다. 계속 명령 클록이 출력 요청의 수 (섹터 카운트)를 초과하여 입력되면, 고정값 <FFh>가 출력된다. LBA-NAND 메모리가 고정값을 출력하면, 호스트는 명령을 종료하기 위해 종료 명령을 전송한다.
도 60은 계속 명령 <F8h>이 마찬가지로 판독 동작을 계속하기 위해 사용되고 종료 명령 <FBh>이 계속된 판독 동작을 종료하기 위해 사용되는 경우의 타이밍도이다.
도 61은 계속 명령 <F8h>가 마찬가지로 판독 동작을 계속하기 위해 사용되고 재시도 명령 <31h>이 직전 판독에서와 같이 동일한 섹터 데이터를 재전송하기 위해 입력되는 경우의 타이밍도이다.
도 62는 계속 명령 <F8h>가 마찬가지로 판독 동작을 계속하기 위해 사용되고 동일한 계속 명령 <F8h>이 데이터 판독 동작을 생략하도록 인터럽션을 실행하기 위해 사용되는 경우의 타이밍도이다. 이 예에서, 한 섹터는 2112 바이트의 데이터 D0-D2112를 포함한다. 제2 섹터 판독 동안, 계속 명령 <F8h>이 데이터 D0-D256가 판독될 때 입력되어, 이에 의해 데이터 판독 동작이 생략된다.
도 63-65는 전송 프로토콜 설정 명령이 판독 유형 C를 설정하도록 적용되는 경우, 즉 판독 동작이 계속 명령 <F8h>의 사용 없이 계속되는 경우에 관한 것이다.
도 63에서, 섹터 데이터 판독은 연속적으로 반복되어, 이들 사이에 비지 상태 신호가 삽입된다. 섹터 카운트를 초과하는 경우, 고정값 <FFh>가 출력된다. 이 경우, LBA-NAND 메모리는 고정값을 출력하고, 호스트는 명령을 종료하기 위해 종료 명령을 전송한다.
도 64는 유사한 판독 유형 C가 판독 동작을 계속하기 위해 적용되고 종료 명령 <FBh>이 계속된 판독 동작을 종료하기 위해 사용되는 경우의 타이밍도이다.
도 65는 유사한 판독 유형 C가 판독 동작을 계속하기 위해 적용되고 재시도 명령 <31h>이 직전 판독에서와 같이 동일한 섹터 데이터를 재전송하기 위해 입력되는 경우의 타이밍도이다.
[기입을 위한 PNA 액세스 모드]
PNA 액세스 모드의 기입 타이밍이 다음에 설명된다.
도 66은 선행 어드레스 LBA = 00h 가 PNA 영역에서 모든 섹터 (256개의 섹터)에 대한 기입을 실행하기 위해 입력되는 경우의 타이밍도이다. 기입의 식별이 통과 ("P")를 확인한 후, 더미 어드레스가 연속적인 기입을 실행하기 위해 기입 데이터와 함께 입력된다.
도 67은 종료 명령 <FBh>이 기입을 강제로 종료하기 위해 입력되는 경우의 타이밍도이다.
도 68은 호스트가 기입 오류 "E"를 검출할 때 기입을 위한 동일 어드레스 및 데이터의 재전송의 예를 도시한다.
도 69는 전송 프로토콜 설정 명령을 이용하여 설정되는 선택적 기입 양식을 사용하는 기입의 타이밍도이다. 이 경우, 더미 어드레스의 입력 없이, 기입 데이터가 연속적으로 입력되어, 기입 데이터가 64K개의 섹터에 대한 기입을 실행하기 위해 비지 신호들 사이에 삽입되도록 한다.
[판독을 위한 VFA 액세스 모드]
VFA 액세스 모드에서 판독 타이밍이 다음에 설명된다. VFA 영역은 512 바이트 (또는 528 바이트)의 기본 데이터 길이를 갖는다. 이것은 전송 프로토콜 변경 명령을 이용하여 2 KB (= 2112 B: 배수 = 4) 또는 4 KB (= 4224 B: 배수 = 8)로 변경될 수 있다. 이 경우, 확장된 16 바이트의 추가의 적절성, 및 16 바이트의 추가시 데이터 전송 시스템을 식별하는 ECC 기능의 채택의 적절성을 결정하는 것이 가능하다.
VFA 영역의 용량은 VFA 크기조정 명령을 이용하여 크기조정될 수 있다.
도 70은 시작 어드레스 LBA = 00h가 VFA의 256개의 섹터에 대한 기본 판독 유형의 판독을 실행하기 위해 입력되는 경우의 타이밍도이다.
도 71은 종료 명령 <FBh>가 판독 동작을 강제로 종료하기 위해 레디의 상태에서 입력되는 경우에 관한 것이다.
도 72는 직전 판독 데이터를 다시 한번 출력하기 위해 레디의 상태에서 재시도 명령 <31h>이 입력되는 경우에 관한 것이다.
도 73-79는 VFA 액세스 모드에서 선택적 판독 양식을 도시한다. 이 중에서, 도 73-76은 전송 프로토콜 설정 명령이 판독 유형 B를 설정하기 위해 적용되는 경우, 즉 계속 명령 <F8h>이 판독 동작을 계속하기 위해 사용되는 경우에 관한 것이다.
도 73에서, 계속 명령 <F8h>은 판독 동작을 계속하도록 각 섹터 데이터 판독 후에 입력된다. 계속 명령 클록이 출력 요청 (섹터 카운트)의 수를 초과하여 입력되면, 고정값 <FFh>가 출력된다. LBA-NAND 메모리는 이 고정값을 출력하고, 호스트는 명령을 종료하기 위해 종료 명령을 전송한다.
도 74는 계속 명령 <F8h>가 마찬가지로 판독 동작을 계속하기 위해 사용되고 종료 명령 <FBh>는 계속된 판독 동작을 종료하기 위해 사용되는 타이밍도이다.
도 75는 계속 명령 <F8h>가 마찬가지로 판독 동작을 계속하기 위해 사용되고 직전 판독에서와 같이 동일한 섹터 데이터를 재전송하기 위해 재시도 명령 <31h>가 입력되는 경우의 타이밍도이다.
도 76은 계속 명령 <F8h>가 마찬가지로 판독 동작을 계속하기 위해 사용되고 데이터 판독 동작을 생략하도록 인터럽션을 실행하기 위해 동일한 계속 명령 <F8h>가 사용되는 경우의 타이밍도이다. 이 예에서, 한 섹터는 528 바이트의 데이터 D0-D527를 포함한다. 제2 섹터 판독 동안에, 계속 명령 <F8h>는 데이터 D0-D256가 판독될 때 입력되어, 이에 의해 데이터 판독 동작이 생략된다.
도 77-79는 전송 프로토콜 설정 명령이 판독 유형 C를 설정하도록 적용되는 경우, 즉 판독 동작이 계속 명령 <F8h>의 사용 없이 계속되는 경우에 관한 것이다.
도 77은 섹터 데이터 판독이 계속적으로 반복되고, 비지(busy) 상태 신호가 그 사이에 삽입되는 경우에 관한 것이다.
도 78은 유사한 판독 유형 C의 계속된 판독 동작을 종료하기 위해 종료 명령 <FBh>가 적용되는 경우의 타이밍도이다.
도 79는 유사한 판독 유형 C가 판독 동작을 계속하도록 적용되고 직전 판독에서와 같이 동일한 섹터 데이터를 재전송하도록 재시도 명령 <31h>가 입력되는 경우의 타이밍도이다.
[기입을 위한 VFA 액세스 모드]
도 80은 시작 어드레스 LBA = 00h가 256개의 섹터에 대한 기입을 실행하기 위해 입력되는 경우에 관한 것으로, 명령, 어드레스 및 한 섹터 기입 데이터 입력을 도시한다. 도 81은 기입 확인 통과 ("P")의 수신시 최대 256개의 섹터의 기입 데이터 입력을 도시한다.
도 82는 종료 명령 <FBh>가 시작 어드레스 LBA = 30h 로부터 시작한 기입 시퀀스 동안에 기입 레디 (Ready)의 상태에서 입력되어, 이에 의해 기입 시퀀스가 종료되는 경우에 관한 것이다.
도 83은 기입 명령의 상태가 기입 오류 ("E")를 나타낼 때 추천되는 처리의 타이밍도이다. 기입 오류가 정정불능의 것이면, 동일 어드레스가 재전송을 실행하기 위해 도시된 바와 같이 다시 입력된다.
도 84는 각 섹터에 대한 기입 데이터가 더미 어드레스의 입력 없이 입력되는 선택적 기입 양식의 타이밍도이다.
[명령도 개요]
도 85-87은 상기 판독/기입 액세스의 명령도 개요를 도시한다.
도 85는 PNR 모드가 전원 인가시 설정되는 경우에 관한 것이다. PNR 모드가 설정되고 나서, 명령 "CMD" 및 어드레스 "ADD"가 입력되고, 임의의 비지 시간이 경과한 후, 상태 "ST"가 검사된다.
두 가지 취급 방법이 상태 오류에 대해 제공된다. 하나는 전원을 차단하지 않고서 설정을 재시도하는 명령 <FFh>를 이용하여 초기 PNR 모드 설정으로 복귀하는 방법이다 (어드레스 리셋). 다른 방법은 전원을 차단한 후 전원 인가를 다시 시작하는 방법이다.
판독 데이터는 전송 검사를 받는다. 전송 오류가 검출될 때, 동일 데이터가 다시 한번 전송된다.
도 86은 PNA, VFA, MDA 액세스 모드에서의 판독 액세스에 관한 것이다. 초기 명령을 이용하여 시작 설정을 한 후, 명령 및 어드레스가 입력된다. 그후, 임의의 비지(busy) 후, 상태 "ST"가 검사된다.
두 가지 취급 방법이 상태 오류에 대해 제공된다. 하나는 설정을 재시도하는 명령 <FDh>를 이용하여 초기 설정으로 복귀하는 방법이다 (소프트 리셋). 다른 방법은 종료 명령 <FBh>를 발행하고 초기 명령으로 돌아가는 방법이다.
판독 데이터는 전송 검사를 받는다. 전송 오류가 검출될 때, 동일한 데이터가 다시 한번 전송된다.
도 87은 PNA, VFA, MDA 액세스 모드에서의 기입 액세스에 관한 것이다. 초기 명령을 이용하여 시작 설정 후, 명령, 어드레스 및 기입 데이터가 입력된다. 데이터 전송 오류가 상태 "ST"의 검사를 통해 검출되면, 기입 데이터가 다시 입력된다.
종료 명령 <FBh>는 기입 동작을 종료하기 위해 기입 시퀀스 동안에 발행될 수 있고 그것을 처음부터 재시도할 수 있다.
[기타 명령 시퀀스]
기타 명령 시퀀스의 구체적인 타이밍도에 대해 이하에서 설명된다. 도 88-90은 모드 변경을 위한 명령 시퀀스를 도시한다.
도 88은 MDA 액세스 모드로 변경하기 위한 변경 명령 <FCh>의 입력 타이밍을 도시한다. 임의의 비지 기간 경과 후, 이 모드는 변경된다. 이것은 (a) PNA 액세스 모드 또는 VFA 액세스 모드로부터 MDA 액세스 모드로의 변경; 및 (b) PNR 액세스 모드 또는 직렬 EEP 모드로부터의 종료에서 사용될 수도 있다. (a)의 경우에서 원래 모드로의 복귀가 가능하다. 그러나, (b)의 경우에는 원래 모드가 전원 인가시에만 설정될 수 있는 판독 모드이기 때문에 원래 모드로 복귀가 가능하지 않다.
도 89는 MDA 또는 VFA 액세스 모드에서 PNA 액세스 모드로의 변경을 위한 명령 시퀀스를 도시하고, 도 90은 MDA 또는 PNA 액세스 모드에서 VFA 액세스 모드로의 변경을 도시한다.
도 91 및 도 92는 앞서 사용된 명령들 중에서 NOP 명령으로서 등록되는 명령을 도시한다. 도 91에서, <60h>-<D0h>는 과거 소거 명령으로, 적절한 어드레스에서 등록된다. 도 91에서, <FFh>는 과거 리셋 명령으로, PNR 모드에서 어드레스 리셋 명령으로서 유효화된다 (도 85 참조).
도 93은 메모리 제어기에 필요한 펌웨어(FW) 리로드(reload) 명령 <CMD>의 시퀀스를 도시한다. 제어기가 이 명령을 수신할 때, 이것은 현재 명령을 종료하고 버퍼 RAM으로부터의 데이터의 플래시 메모리 칩으로의 백업 기입을 실행한다 (단계 1). 그후, 이것은 플래시 메모리 칩으로부터 FW를 판독하고 이것을 리로드를 위해 전송한다 (단계 2). 이 명령의 실행 후, 이것은 시스템 부팅을 실행하고 레디(Ready) 상태로 복귀한다.
도 94는 비지(Busy) 상태에 머물러 있을 때 LBA-NAND 메모리를 레디 상태로 강제로 복귀시키도록 사용되는 명령 <FEh>의 타이밍도를 도시한다.
도 95는 ID 데이터 판독 명령 시퀀스를 도시하는데, 이것은 앞서 설명된 바와 같이 원래 LBA-NAND 메모리로부터 의사 ID 코드 데이터 판독 및 ID 코드 판독을 위한 명령을 준비한다 (도 11b 참조).
도 96은 상태 판독 명령 시퀀스를 도시한다. LBA-NAND 메모리는 두 종류의 상태, 즉 명령 <70h>를 이용하여 출력된 일반 상태; 및 도 11c에 도시된 바와 같이 명령 <71h>를 이용하여 출력된 LBA-NAND 특정 상태를 갖는다.
도 97은 패스워드 설정 명령의 타이밍도이다. 기본 패스워드는 "FFhFFh"이고 이 기간 동안에 패스워드 인증 기능이 디스에이블된다. 이 명령이 사용자 특정 패스워드를 설정하기 위해 사용된 후, 패스워드 인증 기능이 인에이블된다. 이 명령의 실행시, 상태 검사가 수행되는 것이 바람직하다. 도 97은 통과 "P"가 상태 명령 <71h>를 이용하여 얻어지는 경우를 도시한다.
도 98은 VFA 단위 설정 명령의 타이밍도이다. 앞서 설명된 바와 같이, VFA 영역은 확장가능하다. 이 명령을 이용하여 VFA 영역의 용량을 변경하는 것이 가능하다. VFA 영역의 용량이 증가를 얻으면, MDA 영역은 그 증가의 두배의 용량을 손실한다. 이 명령의 실행시, 상태 검사가 수행되는 것이 역시 바람직하다. 도 98은 통과 "P"가 상태 명령 <71h>를 사용하여 얻어지는 경우를 도시한다.
도 99는 제어기에서 FW 업데이트 후의 리셋 명령의 타이밍도이다. 이 명령이 입력될 때, FW는 버퍼 RAM에서 리프레시되고 (단계 1) 이것은 메모리 칩에서 기입된다 (단계 2). 메모리 칩에 대한 이 데이터 플러시(flush)는 하드웨어 시퀀서(27)를 이용하여 제어될 수 있다.
도 100은 어드레스 제거 명령 <FFh>의 타이밍도이다. 이 명령은 PNR 모드에서만 유효하다.
도 101은 FW 리로드 명령 <FDh>의 타이밍도이다. 이 명령의 사용으로, FW는 플러시 메모리로부터 재판독되어 제어기에서 버퍼 SRAM으로 로딩될 수 있다. 이 데이터 판독 및 전송은 하드웨어 시퀀서(27)를 이용하여 제어될 수 있다.
도 102는 현재 처리중인 판독/기입의 종료에서 사용을 위한 명령 <FBh>의 시퀀스를 도시한다. 이 명령은 다음과 같이 반응한다.
레디(Ready) 기간에서의 데이터 판독 동안에, 데이터 버퍼는 데이터 출력의 완료 후에 소거된다. 기입 데이터가 입력 중이면, 수신된 기입 데이터의 플러시 메모리에 대한 기입 후, 데이터 버퍼가 이 명령을 종료하기 위해 소거된다. 데이터가 판독 중이 아니면, 데이터 버퍼는 이 명령을 종료하기 위해 소거된다. 기입 데이터가 입력 중이 아니면, 이미 수신된 기입 데이터의 플러시 메모리에 대한 기 입 후, 데이터 버퍼는 이 명령을 종료하기 위해 소거된다.
비지(Busy) 기간 동안에, 어떤 명령도 허용되지 않는다.
도 103은 FW 업데이트를 위해 호스트로부터 LBA-NAND 메모리로의 데이터 전송의 명령 시퀀스이다. 528 바이트의 데이터 구조는 512 바이트의 데이터 몸체 + 2 바이트의 더미 데이터 + 2 바이트의 CRC16 + 11 바이트의 더미 데이터 + 1 바이트의 어드레스를 포함한다. 마지막 528번째 바이트는 어드레스에 대응한다.
데이터는 항상 배수 = 4 로 528 바이트 기준으로 데이터 전송을 한다. 도면은 2K 바이트의 데이터 전송 단위를 도시하고 여기서 5 바이트의 어드레스 및 2K 바이트의 데이터가 함께 전송된다. 도시된 예에서, 전송 오류 "실패"가 상태 검사를 통해 검출될 때, 동일 데이터가 다시 전송된다.
5 바이트 어드레스에서, 제1, 제2, 제4 및 제5 바이트는 더미이고 제3 바이트는 코드 페이지이다.
도 104는 제어기 FW 업데이트의 시퀀스를 도시한다. 호스트 장치 (음악 엔진)은 명령 및 FW 데이터를 LBA-NAND 메모리로 순차적으로 전송한다. LBA-NAND 메모리에서의 호스트 인터페이스가 이들을 수신할 때, 메모리 제어기는 버퍼 SRAM에서 FW를 다운로드한다.
호스트가 리셋 명령 <FAh>를 입력하고 LBA-NAND 메모리가 비지로 될 때, FW는 버퍼 SRAM에서 리프레시되고 순차적으로 플래시 메모리로 기입된다.
도 105는 상기 FW 업데이트 명령에 대한 오류 처리의 개요를 도시한다. 시작 설정 후, 제1 명령 및 어드레스와 데이터가 LBA-NAND 메모리로 전송된다. 데이 터 전송은 상태 "ST"로부터 검사되고, 호스트가 오류를 검출할 때, 데이터는 재전송된다.
제2 명령의 입력 후, 임의의 비지 기간이 놓이고 나서 동일한 동작이 반복된다. 최종 FW 업데이트 상태 검사에서 오류가 발견될 때, FW 갱신을 포기하도록 이 명령이 소프트 리셋된다. 오류가 발견되지 않을 때, NAND 플래시 메모리에서 FW를 기입하는 기입 명령 FAh가 FW를 갱신하도록 발행된다.
도 106은 데이터 리프레시 명령의 타이밍도이다. 이 명령은 플래시 메모리에서 기록된 데이터의 일관성을 식별하기 위해 사용된다. 한 블록이 확인 판독 데이터에서 오류를 포함하는 것으로 알려지면, 이것은 예비 블록으로 대체되고 원 블록은 예비 블록으로서 재사용된다.
이 명령은 배경 명령으로 역할하고 Ready/Busy 핀은 Ready 상태를 출력한다. 이 명령의 채택은 데이터 리프레시 상태 명령 및 데이터 리프레시 종료 명령의 새로운 설정을 필요로 한다.
도 107은 보안을 위해 플래시 메모리로부터 MDA 영역 내의 모든 데이터를 소거하기 위해 사용된 명령을 도시한다.
도 108은 LBA-NAND 메모리에서 실행되는 모든 프로세스를 종료하는 플래시 캐시 명령을 도시하는데, 이 명령은 전원 차단 전에 추천된 입력이다. 즉, 이 명령 <F9h>의 실행과 임의의 비지 기간 후, 레디 상태는 모든 프로세스의 종료를 나타내기 위해 설정된다. 이 상태에서의 전원 차단은 프로세스들이 완전히 종료되지 않을 때 이 상태에서 전원 차단에 의해 야기된 시스템 문제를 피할 수 있다.
도 109는 전송 프로토콜 설정 명령의 타이밍도이다. 기본 데이터 전송 포맷은 1 섹터 = 528 바이트의 형태로 ECC 정정된다. 구성 명령 다음의 데이터 입력은 도 11d에 도시된 바와 같이 데이터 전송 프로토콜을 설정하는 것을 가능하게 한다.
도 110은 최소 비지 시간 설정 명령의 타이밍도이다. 구성 명령 다음의 1 바이트 데이터 입력은 도 11f에 도시된 바와 같이 최소 비지 시간을 결정하는 것을 가능하게 한다.
도 111은 절전 모드 설정 명령의 타이밍도이다. 이 명령은 판독/기입 액세스를 통상의 동작보다 전력소비가 더 낮은 동작 모드로 가져온다.
도 112는 절전 모드가 판독 동작에 구체적으로 적용되는 경우에 관한 것이다. 절전 모드의 설정은 비지 기간 등을 보통 보다 더 길게 설정하는 것을 가능하게 한다.
도 113은 다른 절전 모드 설정 방법을 도시한다. 절전 모드 명령 및 다음 어드레스의 입력 후 비지 기간과 명령 래치 인에이블(CLE)의 타이밍 사이에, 전력 소비를 줄이기 위해 오프셋 시간이 설정된다.
도 114는 절전 모드 종료 명령의 타이밍도이다. 이 명령은 절전 모드를 통상의 모드로 리셋하는 것을 가능하게 한다.
도 115는 어드레스 획득 명령의 타이밍도이다. 이 명령은 호스트에게 LBA-NAND 메모리의 어드레스 래치 주기에서의 기본을 통지하는 것을 가능하게 한다.
도 116은 최대 용량 획득 명령의 타이밍도이다. 이 명령은 LBA-NAND 메모리에 의해 지지되는 VFA 영역과 MDA 영역의 합에서 섹터의 총 수를 나타내기 위해 5 바이트 데이터를 사용하는 것을 가능하게 한다. 한 섹터는 512 바이트를 포함한다.
도 117은 핀 정보 획득 명령의 타이밍도이다. 이 명령은 LBA-NAND 메모리에서 검출된 공통핀 (COME, COM0, COM1)에서의 레벨을 호스트가 식별할 수 있게 한다.
도 118은 판독 데이터 재전송 요청 명령의 타이밍도이다. 호스트가 전송 실패를 검출하고 이 명령 <31h>를 입력할 때, LBA-NAND 메모리는 동일한 판독 데이터를 재전송한다.
[추가 실시예]
도 119, 120 및 121은 MDA 및 VFA에 적용되는 3가지 유형의 섹터 판독의 타이밍 차트, 즉 상태 정보 "Status_1"을 갖는 각각 유형 A, B 및 C의 타이밍 차트를 도시한다. 이들 각각은 2 바이트 섹터 카운트(SC) 및 3 바이트 섹터 어드레스(AD)에 의해 시작 어드레스를 특정하는 예이다.
전송 데이터 길이가 6개의 옵션으로부터 선택되지만, 512 바이트·N 또는 (512+16 바이트)·N (N=1, 4, 8)이다. 이 예에서, N은 4로 설정된다. 데이터 길이에서 +16 바이트는 CRC, ECC 등에 의한 전송 데이터 검사비트이다.
도 119에 도시된 유형 A는 더미 섹터 어드레스 <00h>-<xx>-<30h> (xx는 5바이트 더미 어드레스이다)의 입력이 섹터 N부터 N+3까지의 데이터 판독 후에 수행되고, 다음 섹터 판독이 계속되는 예이다.
도 120에 도시된 유형 B는 다음 섹터 판독이 섹터 N부터 N+3까지의 판독 후 계속 명령 <F8h>의 입력에 의해 계속되는 예이다.
도 121에 도시된 유형 C는 다음 섹터 판독이 섹터 N부터 N+3까지의 판독 후 계속 명령의 입력 없이 계속되는 예이다.
도 119-121 각각은, 내부 Ready/Busy와는 별도로, I/01 내지 I/08 중에서 I/06을 이용하여, 제1 데이터가 판독되고 섹터 판독의 마지막 데이터 패킷이 도착할 때까지, 비지 상태 (I/06="0")가 "Status_1" 판독에서 연속적으로 표시되는 예를 도시한다.
"Status_1" 판독은 다음 명령 시퀀스 <70h>- [Status_1 값]으로서 역할한다.
도 122 및 도 123은 MDA 및 VFA에 적용되는 두 가지 유형 섹터 기입의 타이밍 차트, 즉 상태 정보 "Status_1"을 갖는 각각 유형 A 및 B의 타이밍 차트를 도시한다. 이들 각각은 2바이트의 섹터 카운트(SC) 및 3바이트의 섹터 어드레스(AD)에 의해 시작 어드레스를 특정하는 예이다.
도 122에 도시된 유형 A는 더미 섹터 어드레스 <80h>-<xx>의 입력이 섹터 N부터 N+3까지의 데이터 기입 후에 수행되고, 다음 섹터 기입이 계속되는 예이다.
도 123에 도시된 유형 B는 섹터 N부터 N+3까지의 기입 후 더미 섹터 어드레스의 입력 없이 다음 섹터 판독이 계속되는 예이다.
상태 정보 "Status_1"의 판독 모드는 PNR 모드에서의 경우 (도 124), VFA/MDA 모드에서의 경우 (도 125), 및 부팅 코드 유지 모드에서의 경우 (도 126)를 포함한다는 것에 유의한다.
각 경우에, 데이터 판독 또는 기입이 상기 명령 시퀀스에 따라 [Status_1 값] 판독 후 연속적으로 수행될 때, <00h> 입력에 의해 데이터 판독 모드 또는 데이터 기입 모드로 복귀할 필요가 있다. 도 119-123에 도시된 상태 "Status_1"는 도 125에 도시된 것으로, 여기서 비지 상태는 I/06을 이용하여 섹터 판독 또는 섹터 기입의 마지막 데이터 패킷까지 연속적으로 디스플레이된다.
호스트는 LBA-NAND 메모리 시스템이 일련의 섹터 판독/기입 동작에서 동작하는지, 또는 LBA-NAND 메모리 시스템이 상기 일련의 동작을 이미 완료하고 새로운 동작을 수행할 준비가 되어 있는지를 "Status_1"의 I/06을 이용하여 결정할 수 있다.
예컨대, 섹터 판독을 수행하는 애플리케이션이 멀티 태스크 동작 호스트에서 실행중인 동안에 높은 우선순위 레벨을 갖는 새로운 태스크가 생성되고, LBA-NAND 메모리 시스템에 대한 새로운 액세스가 추구되는 경우를 가정하자. 이 경우, "Status_1"의 I/06이 비지이면, 도 50에 도시된 종료 명령 <FBh>가 발행될 수 있다. 그후, 처리 중인 상기 일련의 동작이 완료된 후, 새로운 태스크에 대응하는 LBA-NAND 메모리 시스템에 대한 액세스가 시작될 수 있다.
[LBA-NAND 시스템 - 요약]
도 127은 도 8 및 도 9에서 설명된 바와 같이 동작 모드 변경을 포함하는 LBA-NAND 메모리의 동작 모드 개요를 도시한다. 전원 인가시 초기 설정 후, 임의의 명령이 PNA 데이터를 판독하도록 PNR 모드 또는 직렬 EEP 모드를 설정하기 위해 입력되어, 이에 의해 부팅 코드 로드 및 시스템 부팅이 실행된다.
PNR 모드 또는 직렬 EEP 모드는 변경 명령 <FCh>를 이용하여 MDA 액세스 모 드로 변경될 수 있다. 이 변경 명령은 3개의 영역에 대한 액세스 사이에서, 즉 MDA 액세스 모드, PNA 액세스 모드, 및 VFA 액세스 모드 사이에서 LBA-NAND 액세스 모드를 변경하기 위해 사용될 수 있다. 이 액세스 모드들은 모든 데이터를 버퍼 RAM에서 플래시 메모리로 최종적으로 기입하는 플래시 캐시의 완료 후에 종료된다.

Claims (16)

  1. 호스트(host) 장치에 접속가능한 비휘발성 메모리 시스템으로서,
    복수의 데이터 영역을 갖는 비휘발성 메모리; 및
    상기 비휘발성 메모리에 대한 판독 및 기입 동작을 제어하도록 동작하는 메모리 제어기를 포함하고,
    상기 메모리 제어기는 호스트 장치로부터 제공된 명령 및 섹터 카운트(sector conut) 및 섹터 어드레스(sector address)에 따라 상기 비휘발성 메모리에서 선택된 데이터 영역 내의 복수의 섹터에 대한 판독/기입 동작을 연속적으로 실행하는 비휘발성 메모리 시스템.
  2. 제1항에 있어서,
    상기 복수의 데이터 영역으로서, 용량 변경 명령의 입력에 따라 증가/감소될 수 있는 용량을 갖는 제1 애플리케이션 프로그램 영역, 상기 제1 애플리케이션 프로그램 영역의 용량의 증가 또는 감소에 응답하여 감소 또는 증가되는 용량을 갖는 제2 애플리케이션 프로그램 영역, 및 호스트 시스템에 대한 부팅(booting) 데이터 기록 영역이 제공되는 비휘발성 메모리 시스템.
  3. 제2항에 있어서,
    상기 제1 애플리케이션 프로그램 영역은 벤더(vender) 애플리케이션을 위한 프로그램 영역이고, 상기 제2 애플리케이션 프로그램 영역은 최종 사용자 애플리케이션을 위한 프로그램 영역인 비휘발성 메모리 시스템.
  4. 제1항에 있어서,
    상기 비휘발성 메모리는 직렬 연결된 복수의 전기적으로 재기입가능한 비휘발성 메모리 셀을 갖는 복수의 NAND 셀 유닛이 정렬되고, 비트선이 선택 게이트 트랜지스터를 통해 상기 NAND 셀 유닛의 일단에 연결되고, 공통 소스선이 선택 트랜지스터를 통해 상기 NAND 셀 유닛의 타단에 연결되는 메모리 셀 어레이를 포함하는 비휘발성 메모리 시스템.
  5. 제4항에 있어서,
    상기 메모리 제어기는 상기 부팅 데이터 기록 영역에서 기입 제어를 수행하여 상기 선택 게이트 트랜지스터에 인접한 셀에 대한 기입이 수행되지 않도록 하는 비휘발성 메모리 시스템.
  6. 제4항에 있어서,
    상기 메모리 제어기는 상기 부팅 데이터 기록 영역에서 기입 제어를 수행하여 상기 메모리 셀 어레이의 홀수 페이지들 및 짝수 페이지들 중 하나에 대해서만 기입이 실행되도록 하는 비휘발성 메모리 시스템.
  7. 제4항에 있어서,
    상기 비휘발성 메모리 셀 어레이는 비휘발성 메모리 셀마다 다치(multivalue) 비트의 데이터를 저장하도록 구성되고, 상기 메모리 제어기는 상기 부팅 데이터 기록 영역에서 기입 제어를 수행하여 1 비트 데이터 저장이 비휘발성 메모리 셀마다 수행되도록 하는 비휘발성 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 제어기는,
    상기 비휘발성 메모리와의 데이터 전송을 수행하는 제1 인터페이스;
    상기 호스트 장치와의 데이터 전송을 수행하는 제2 인터페이스;
    상기 제1 및 제2 인터페이스에 의해 전송된 데이터를 일시적으로 유지하는 데이터 레지스터; 및
    상기 제1 및 제2 인터페이스를 통해 데이터 전송을 제어하는 처리 유닛을 포함하는 비휘발성 메모리 시스템.
  9. 제2항에 있어서,
    상기 제1 및 제2 애플리케이션 프로그램 영역은 섹터 배수의 선택으로 변경가능하게 설정될 수 있는 판독/기입 데이터 전송 유닛을 갖는 비휘발성 메모리 시스템.
  10. 제1항에 있어서,
    상기 복수의 데이터 영역으로서, 용량 변경 명령의 입력에 따라 증가/감소되는 용량을 갖는 제1 애플리케이션 프로그램 영역, 상기 제1 애플리케이션 프로그램 영역의 용량의 증가 또는 감소에 응답하여 감소 또는 증가되는 용량을 갖는 제2 애플리케이션 프로그램 영역, 호스트 시스템에 대한 부팅 데이터 기록 영역, 및 상기 메모리 제어기를 위한 시스템 데이터 기록 영역이 제공되는 비휘발성 메모리 시스템.
  11. 제10항에 있어서,
    전원 인가시 데이터가 상기 부팅 데이터 기록 영역 및 상기 시스템 데이터 기록 영역으로부터 상기 메모리 제어기로 자동으로 판독되고, 그 후에, 상기 부팅 명령이 상기 호스트 장치로 판독되는 판독 모드를 설정하기 위해 판독 명령이 입력되는 비휘발성 메모리 시스템.
  12. 제10항에 있어서,
    상기 제1 및 제2 애플리케이션 프로그램 영역은 섹터 배수의 선택으로 변경가능하게 설정될 수 있는 판독/기입 데이터 전송 유닛을 갖는 비휘발성 메모리 시스템.
  13. 복수의 데이터 영역을 갖는 비휘발성 메모리 및 상기 비휘발성 메모리에 대 한 판독 및 기입 동작을 제어하도록 동작하는 메모리 제어기를 포함하는 비휘발성 메모리 시스템을 위한 데이터 판독/기입 방법으로서, 상기 시스템은 호스트 장치에 접속가능하고,
    상기 방법은,
    명령, 섹터 카운트 및 섹터 어드레스를 호스트 장치로부터 제공하는 단계; 및
    상기 메모리 제어기의 제어하에 명령, 섹터 카운트 및 섹터 어드레스에 따라 상기 비휘발성 메모리에서 선택된 데이터 영역 내에 복수의 섹터에 대한 판독/기입을 연속적으로 실행하는 단계를 포함하는 방법.
  14. 제13항에 있어서,
    상기 복수의 데이터 영역으로서, 용량 변경 명령의 입력에 따라 증가/감소될 수 있는 용량을 갖는 제1 애플리케이션 프로그램 영역, 상기 제1 애플리케이션 프로그램 영역의 용량의 증가 또는 감소에 응답하여 감소 또는 증가되는 용량을 가지는 제2 애플리케이션 프로그램 영역, 및 호스트 시스템에 대한 부팅 데이터 기록 영역이 제공되는 방법.
  15. 제13항에 있어서,
    상기 제1 및 제2 애플리케이션 프로그램 영역은 섹터 배수의 선택으로 변경가능하게 설정될 수 있는 판독/기입 데이터 전송 유닛을 갖는 방법.
  16. 제13항에 있어서,
    상기 복수의 데이터 영역으로서, 용량 변경 명령의 입력에 따라 증가/감소될 용량을 갖는 제1 애플리케이션 프로그램 영역, 상기 제1 애플리케이션 프로그램 영역의 용량의 증가 또는 감소에 응답하여 감소 또는 증가되는 용량을 가지는 제2 애플리케이션 프로그램 영역, 호스트 시스템을 위한 부팅 데이터 기록 영역, 및 상기 메모리 제어기를 위한 시스템 데이터 기록 영역이 제공되는 방법.
KR1020097002078A 2006-07-31 2007-07-31 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한데이터 판독/기입 방법 KR101146059B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2006207425 2006-07-31
JPJP-P-2006-207425 2006-07-31
JPJP-P-2007-039375 2007-02-20
JP2007039375 2007-02-20
PCT/JP2007/065333 WO2008016170A1 (en) 2006-07-31 2007-07-31 Nonvolatile memory system, and data read/write method for nonvolatile memory system

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020127001406A Division KR20120034746A (ko) 2006-07-31 2007-07-31 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한 데이터 판독/기입 방법

Publications (2)

Publication Number Publication Date
KR20090033887A true KR20090033887A (ko) 2009-04-06
KR101146059B1 KR101146059B1 (ko) 2012-05-14

Family

ID=38997340

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020127001406A KR20120034746A (ko) 2006-07-31 2007-07-31 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한 데이터 판독/기입 방법
KR1020097002078A KR101146059B1 (ko) 2006-07-31 2007-07-31 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한데이터 판독/기입 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020127001406A KR20120034746A (ko) 2006-07-31 2007-07-31 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한 데이터 판독/기입 방법

Country Status (7)

Country Link
US (3) US7836245B2 (ko)
EP (4) EP2211271A3 (ko)
JP (1) JP2009545783A (ko)
KR (2) KR20120034746A (ko)
CN (1) CN102522118A (ko)
TW (1) TWI349289B (ko)
WO (1) WO2008016170A1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10540094B2 (en) 2008-02-28 2020-01-21 Memory Technologies Llc Extended utilization area for a memory device
US10877665B2 (en) 2012-01-26 2020-12-29 Memory Technologies Llc Apparatus and method to provide cache move with non-volatile mass memory system
US10983697B2 (en) 2009-06-04 2021-04-20 Memory Technologies Llc Apparatus and method to share host system RAM with mass storage memory RAM
US11016678B2 (en) 2013-12-12 2021-05-25 Memory Technologies Llc Channel optimized storage modules
US11226771B2 (en) 2012-04-20 2022-01-18 Memory Technologies Llc Managing operational state data in memory module

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008070173A1 (en) 2006-12-06 2008-06-12 Fusion Multisystems, Inc. (Dba Fusion-Io) Apparatus, system, and method for solid-state storage as cache for high-capacity, non-volatile storage
US7774540B2 (en) * 2007-12-26 2010-08-10 Hitachi Global Storage Technologies Netherlands B.V. Storage system and method for opportunistic write-verify
TWI399651B (zh) * 2008-09-12 2013-06-21 Communication protocol method and system for input / output device
CN102597910B (zh) 2009-09-09 2015-03-25 弗森-艾奥公司 存储设备中用于功率减小管理的装置、系统及方法
US9223514B2 (en) 2009-09-09 2015-12-29 SanDisk Technologies, Inc. Erase suspend/resume for memory
US9021158B2 (en) * 2009-09-09 2015-04-28 SanDisk Technologies, Inc. Program suspend/resume for memory
US8984216B2 (en) 2010-09-09 2015-03-17 Fusion-Io, Llc Apparatus, system, and method for managing lifetime of a storage device
US10817502B2 (en) 2010-12-13 2020-10-27 Sandisk Technologies Llc Persistent memory management
US9208071B2 (en) 2010-12-13 2015-12-08 SanDisk Technologies, Inc. Apparatus, system, and method for accessing memory
US10817421B2 (en) 2010-12-13 2020-10-27 Sandisk Technologies Llc Persistent data structures
US9218278B2 (en) 2010-12-13 2015-12-22 SanDisk Technologies, Inc. Auto-commit memory
KR20140035769A (ko) * 2012-09-14 2014-03-24 삼성전자주식회사 연속 촬영 이미지 데이터를 처리할 수 있는 방법들과 장치들
JP6047033B2 (ja) * 2013-02-25 2016-12-21 ルネサスエレクトロニクス株式会社 Ｌｓｉおよび情報処理システム
CN104937564B (zh) * 2013-03-28 2017-09-12 慧与发展有限责任合伙企业 组表格的数据冲洗
US9703701B2 (en) 2013-03-28 2017-07-11 Hewlett Packard Enterprise Development Lp Address range transfer from first node to second node
US9292379B2 (en) * 2013-09-28 2016-03-22 Intel Corporation Apparatus and method to manage high capacity storage devices
KR20150100075A (ko) * 2014-02-24 2015-09-02 삼성전자주식회사 메모리 및 컨트롤러를 포함하는 메모리 장치의 펌웨어를 업데이트하는 방법
US9666244B2 (en) 2014-03-01 2017-05-30 Fusion-Io, Inc. Dividing a storage procedure
US9286056B2 (en) 2014-05-19 2016-03-15 International Business Machines Corporation Reducing storage facility code load suspend rate by redundancy check
US9933950B2 (en) 2015-01-16 2018-04-03 Sandisk Technologies Llc Storage operation interrupt
US10423568B2 (en) * 2015-12-21 2019-09-24 Microsemi Solutions (U.S.), Inc. Apparatus and method for transferring data and commands in a memory management environment
JP6274589B1 (ja) * 2016-09-28 2018-02-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
JP7074453B2 (ja) * 2017-10-30 2022-05-24 キオクシア株式会社 メモリシステムおよび制御方法
US10678529B1 (en) * 2017-11-30 2020-06-09 Amazon Technologies, Inc. Secure device firmware installation
US10824376B2 (en) 2017-12-08 2020-11-03 Sandisk Technologies Llc Microcontroller architecture for non-volatile memory
US10622075B2 (en) 2017-12-12 2020-04-14 Sandisk Technologies Llc Hybrid microcontroller architecture for non-volatile memory
KR102657478B1 (ko) * 2018-11-09 2024-04-16 삼성전자주식회사 와이드 입출력을 갖는 스토리지 장치 및 그 동작 방법
US10777240B1 (en) 2019-03-07 2020-09-15 Sandisk Technologies Llc Efficient control of memory core circuits
US10971199B2 (en) 2019-06-20 2021-04-06 Sandisk Technologies Llc Microcontroller for non-volatile memory with combinational logic
US11507498B2 (en) 2020-03-05 2022-11-22 Sandisk Technologies Llc Pre-computation of memory core control signals
US11841767B2 (en) 2021-11-24 2023-12-12 Samsung Electronics Co., Ltd. Controller controlling non-volatile memory device, storage device including the same, and operating method thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03266039A (ja) * 1990-03-16 1991-11-27 Fujitsu Ltd フリーフォーマットデータリンク処理方式
US5386579A (en) * 1991-09-16 1995-01-31 Integrated Device Technology, Inc. Minimum pin-count multiplexed address/data bus with byte enable and burst address counter support microprocessor transmitting byte enable signals on multiplexed address/data bus having burst address counter for supporting signal datum and burst transfer
JPH07302176A (ja) 1994-05-09 1995-11-14 Toshiba Corp 半導体ディスク装置
US5603001A (en) 1994-05-09 1997-02-11 Kabushiki Kaisha Toshiba Semiconductor disk system having a plurality of flash memories
US20030061545A1 (en) * 1994-09-30 2003-03-27 Chandrashekhar S. Patwardhan Method and apparatus for providing test mode access to an instruction cache and microcode rom
US5608892A (en) * 1995-06-09 1997-03-04 Alantec Corporation Active cache for a microprocessor
JP3588231B2 (ja) 1997-08-04 2004-11-10 東京エレクトロンデバイス株式会社 データ処理システム及びブロック消去型記憶媒体
JPH1185609A (ja) * 1997-09-09 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置及びそのデータ管理方法
US6460111B1 (en) * 1998-03-09 2002-10-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor disk drive and method of creating an address conversion table based on address information about defective sectors stored in at least one sector indicated by a management code
TW527604B (en) * 1998-10-05 2003-04-11 Toshiba Corp A memory systems
DE19857151A1 (de) 1998-12-11 2000-06-15 Degussa Chlorhexidin-Formulierungen, neue Chlorhexidinsalze, sie enthaltende Lösungen und deren Verwendung
JP2001051904A (ja) * 1999-08-11 2001-02-23 Hitachi Ltd 不揮発性半導体メモリを用いた外部記憶装置
JP2001243691A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd ディスクドライブ装置
US6684289B1 (en) 2000-11-22 2004-01-27 Sandisk Corporation Techniques for operating non-volatile memory systems with data sectors having different sizes than the sizes of the pages and/or blocks of the memory
JP4772214B2 (ja) 2001-06-08 2011-09-14 ルネサスエレクトロニクス株式会社 不揮発性記憶装置及びその書き換え制御方法
US6778436B2 (en) * 2001-10-10 2004-08-17 Fong Piau Apparatus and architecture for a compact flash memory controller
JP3816788B2 (ja) 2001-11-22 2006-08-30 株式会社東芝 不揮発性半導体記憶装置
WO2004021193A1 (en) * 2002-08-30 2004-03-11 Koninklijke Philips Electronics N.V. Dynamic memory management
US7039788B1 (en) * 2002-10-28 2006-05-02 Sandisk Corporation Method and apparatus for splitting a logical block
WO2004040454A2 (en) * 2002-10-28 2004-05-13 Sandisk Corporation Method and apparatus for performing multi-page write operations in a non-volatile memory system
JP4550439B2 (ja) * 2003-02-28 2010-09-22 東芝メモリシステムズ株式会社 Ｅｃｃ制御装置
WO2005066970A2 (en) * 2003-12-30 2005-07-21 Sandisk Corporation Robust data duplication and improved update method in a multibit non-volatile memory
KR100528482B1 (ko) * 2003-12-31 2005-11-15 삼성전자주식회사 데이타를 섹터 단위로 랜덤하게 입출력할 수 있는 플래시메모리 시스템
JP4406339B2 (ja) * 2004-09-21 2010-01-27 株式会社東芝 コントローラ、メモリカード及びその制御方法
JP4366283B2 (ja) * 2004-09-30 2009-11-18 Ｔｄｋ株式会社 メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム
JP4661191B2 (ja) 2004-11-30 2011-03-30 Ｔｄｋ株式会社 メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法
JP4843222B2 (ja) * 2005-01-11 2011-12-21 株式会社東芝 半導体記憶装置の制御方法、メモリカード、及びホスト機器
US20060253643A1 (en) * 2005-05-04 2006-11-09 Delkin Devices, Inc. Memory with isolated master boot record

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11907538B2 (en) 2008-02-28 2024-02-20 Memory Technologies Llc Extended utilization area for a memory device
US11829601B2 (en) 2008-02-28 2023-11-28 Memory Technologies Llc Extended utilization area for a memory device
US10540094B2 (en) 2008-02-28 2020-01-21 Memory Technologies Llc Extended utilization area for a memory device
US11182079B2 (en) 2008-02-28 2021-11-23 Memory Technologies Llc Extended utilization area for a memory device
US11494080B2 (en) 2008-02-28 2022-11-08 Memory Technologies Llc Extended utilization area for a memory device
US11550476B2 (en) 2008-02-28 2023-01-10 Memory Technologies Llc Extended utilization area for a memory device
US11733869B2 (en) 2009-06-04 2023-08-22 Memory Technologies Llc Apparatus and method to share host system RAM with mass storage memory RAM
US10983697B2 (en) 2009-06-04 2021-04-20 Memory Technologies Llc Apparatus and method to share host system RAM with mass storage memory RAM
US11775173B2 (en) 2009-06-04 2023-10-03 Memory Technologies Llc Apparatus and method to share host system RAM with mass storage memory RAM
US11797180B2 (en) 2012-01-26 2023-10-24 Memory Technologies Llc Apparatus and method to provide cache move with non-volatile mass memory system
US10877665B2 (en) 2012-01-26 2020-12-29 Memory Technologies Llc Apparatus and method to provide cache move with non-volatile mass memory system
US11226771B2 (en) 2012-04-20 2022-01-18 Memory Technologies Llc Managing operational state data in memory module
US11782647B2 (en) 2012-04-20 2023-10-10 Memory Technologies Llc Managing operational state data in memory module
US11023142B2 (en) 2013-12-12 2021-06-01 Memory Technologies Llc Channel optimized storage modules
US11809718B2 (en) 2013-12-12 2023-11-07 Memory Technologies Llc Channel optimized storage modules
US11016678B2 (en) 2013-12-12 2021-05-25 Memory Technologies Llc Channel optimized storage modules

Also Published As

Publication number Publication date
CN102522118A (zh) 2012-06-27
US7836245B2 (en) 2010-11-16
TWI349289B (en) 2011-09-21
KR101146059B1 (ko) 2012-05-14
WO2008016170A1 (en) 2008-02-07
EP2211271A2 (en) 2010-07-28
US20110082968A1 (en) 2011-04-07
US20120072649A1 (en) 2012-03-22
EP2211271A3 (en) 2011-04-27
TW200828337A (en) 2008-07-01
KR20120034746A (ko) 2012-04-12
JP2009545783A (ja) 2009-12-24
EP2047368A4 (en) 2009-09-23
US20090193183A1 (en) 2009-07-30
EP2047368A1 (en) 2009-04-15
EP2428962A2 (en) 2012-03-14
EP2428896A1 (en) 2012-03-14

Similar Documents

Publication Publication Date Title
KR101146059B1 (ko) 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템을 위한데이터 판독/기입 방법
US7840747B2 (en) Nonvolatile memory system, and data read/write method for nonvolatile memory system
US7350044B2 (en) Data move method and apparatus
US7480762B2 (en) Erase block data splitting
US7761653B2 (en) Flash micro-controller with shadow boot-loader SRAM for dual-device booting of micro-controller and host
KR100939146B1 (ko) 비휘발성 반도체 메모리 시스템 및 그 데이터 기입 방법
JP2004507007A (ja) 不揮発性メモリに対する信頼性の高いデータコピー処理を行うための新規の方法および構造
JP4373943B2 (ja) メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法
US20080298130A1 (en) Memory device distributed controller system
US20080201553A1 (en) Non-volatile memory system
KR20070090376A (ko) 낸드 플래시 메모리 장치
KR20110001581A (ko) 불휘발성 메모리 장치의 카피백 동작 방법
JP4304167B2 (ja) メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee