KR20080030106A

KR20080030106A - 반도체 기억 장치

Info

Publication number: KR20080030106A
Application number: KR1020087004357A
Authority: KR
Inventors: 노보루 아사우치
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2005-07-25
Filing date: 2006-07-21
Publication date: 2008-04-03
Also published as: CN101228589A; US7591524B2; US20070019497A1; WO2007013568A1; TW200713325A; JP4839714B2; CA2616350A1; JP2007035120A; EP1914756A4; CN101228589B; EP1914756A1; BRPI0613773A2; AU2006273264A1; RU2008106758A

Abstract

반도체 기억 장치(10)는, 요구되는 액세스가, 메모리 어레이(100)에 대한 데이터의 기입인 경우에는, 어드레스 카운터(110)의 캐리 업부(111)에 있어서의 최대 카운트값을 128비트로 설정한다. 한편, 반도체 기억 장치(10)는, 요구되는 액세스가, 메모리 어레이(100)에 대한 데이터의 판독인 경우에는, 어드레스 카운터(110)의 캐리 업부(111)에 있어서의 최대 카운트값을 256비트로 설정한다. 이 결과, EEPROM 어레이(101) 및 마스크 ROM 어레이(102)에 있어서의 소망하는 어드레스를 지정하기 위해 필요한 회로 구성의 소형화를 도모할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}

본 발명은, 순차적으로 액세스되는 반도체 기억 장치 및 순차적으로 액세스되는 반도체 기억 장치에 있어서의 어드레스 관리 방법에 관한 것이다.

메모리 어레이의 데이터 셀에 대하여 순차적인 액세스만을 허용하는 반도체 기억 장치, 예컨대, EEPROM이 알려져 있다. 이러한 반도체 기억 장치는, 비교적 염가이므로, 소비재의 잔량 또는 소비량에 관한 데이터를 유지시키기 위한 기억 장치로서 이용되고 있다. 또한, 복수의 데이터 저장 영역, 예컨대, EEPROM 영역과 마스크 ROM 영역을 갖는 반도체 기억 장치도 실용화되어 있다. 복수의 데이터 저장 영역을 갖는 반도체 기억 장치에서는, 마스크 ROM 영역을 이용함으로써, 반도체 기억 장치에 대한 판독 전용 데이터의 기입이 불필요해지는 이점이 있다.

그러나, 순차적 액세스형 반도체 기억 장치가, 판독 전용 영역보다 작은 기입 가능한 영역을 갖는 단일 데이터 저장 영역을 구비하는 경우에는, 판독 전용 영역의 최후의 어드레스까지 카운트 업된 후가 아니면, 기입 가능 영역의 선두 어드레스에 되돌아갈 수 없다. 이 결과, 데이터의 판독보다 시간을 요하는 데이터의 기입 처리에 시간을 요한다고 하는 문제가 있다.

또한, 반도체 기억 장치에 있어서는, 일반적으로, 어드레스 디코더를 이용하여 액세스지의 어드레스가 지정되므로, 복수의 데이터 저장 영역을 구비하는 반도체 기억 장치에 있어서는, 각 데이터 저장 영역에 대하여 어드레스 디코더를 구비하지 않으면 안되어, 회로 구성 규모가 커지는 경향이 있다.

본 발명은, 상기 과제를 해결하기 위해 행해진 것으로서, 반도체 기억 장치에 있어서, 데이터의 기입 시간의 단축화를 도모함과 아울러, 어드레스의 지정에 필요한 회로 구성의 소형화를 도모하는 것을 목적으로 한다.

상기 과제를 해결하기 위해 본 발명의 제 1 형태는, 반도체 기억 장치를 제공한다. 본 발명의 제 1 형태에 따른 반도체 기억 장치는, 카운트값을 계수하여 액세스의 대상이 되는 대상 어드레스를 지정함과 아울러, 데이터의 판독시와 기입시에서 최대 카운트값이 다른 어드레스 카운터와, 상기 어드레스 카운터에 의해 지정된 대상 어드레스에 이를 때까지 순차적으로 액세스되는 비휘발성 메모리 어레이와, 상기 메모리 어레이의 상기 대상 어드레스로부터 소정의 어드레스 단위로 기입 데이터를 기입하는 데이터 기입 수단과, 상기 메모리 어레이의 대상 어드레스로부터 데이터를 판독하는 데이터 판독 수단을 구비한다.

본 발명의 제 1 형태에 따른 반도체 기억 장치에 의하면, 데이터의 판독시와 기입시에서 최대 카운트값이 다른 어드레스 카운터를 이용하여, 액세스의 대상이 되는 대상 어드레스를 지정하므로, 데이터의 기입 시간의 단축화를 도모함과 아울러, 어드레스의 지정에 필요한 회로 구성의 소형화를 도모할 수 있다.

본 발명의 제 1 형태에 따른 반도체 기억 장치에 있어서, 상기 어드레스 카운터는, 각 상기 최대 카운트값까지 카운트값을 계수한 후, 상기 메모리 어레이의 선두 어드레스를 지정하더라도 좋다. 이 경우에는, 카운트값이 최대 카운트값에 도달한 후에, 메모리 어레이의 선두 어드레스에 되돌아갈 수 있다.

본 발명의 제 1 형태에 따른 반도체 기억 장치에 있어서, 상기 어드레스 카운터는, 상기 반도체 기억 장치의 외부로부터 입력되는 외부 클록 신호에 동기하여 상기 외부 클록 신호수를 계수하더라도 좋다. 이 경우에는, 외부 클록 신호에 의해 메모리 어레이의 소망하는 어드레스를 지정할 수 있다.

본 발명의 제 1 형태에 따른 반도체 기억 장치에 있어서, 상기 메모리 어레이는, 제 1 최종 어드레스를 갖는 제 1 저장 영역과, 제 2 최종 어드레스를 가짐과 아울러 상기 제 1 저장 영역에 계속되는 제 2 저장 영역을 구비하고, 상기 기입시의 최대 카운트값은, 상기 제 1 최종 어드레스에 대응하는 카운트값이며, 상기 판독시의 최대 카운트값은, 상기 제 2 최종 어드레스에 대응하는 카운트값에 소정값을 가한 값이더라도 좋다. 이 경우에는, 데이터의 기입시에 제 2 저장 영역에 대한 어드레스 지정 처리가 실행되지 않으므로, 제 1 저장 영역에 대한 데이터의 기입에 요하는 시간을 단축할 수 있다.

본 발명의 제 1 형태에 따른 반도체 기억 장치에 있어서, 상기 어드레스 카운터는, 각 상기 최대 카운트값까지 계수한 후, 상기 메모리 어레이에 있어서의 상기 제 1 저장 영역의 선두 어드레스를 지정하더라도 좋다. 이 경우에는, 카운트값이 최대 카운트값에 도달한 후에, 제 1 저장 영역의 선두 어드레스에 되돌아갈 수 있다.

본 발명의 제 1 형태에 따른 반도체 기억 장치에 있어서, 상기 제 1 저장 영역은 데이터의 기입이 가능한 저장 영역이며, 상기 제 2 저장 영역은 데이터의 판독만이 가능한 저장 영역이어도 좋다. 이 경우에는, 데이터의 기입시에는, 제 1 저장 영역에 대한 어드레스 지정 처리만이 실행됨과 아울러, 데이터의 판독시에는, 제 1 및 제 2 저장 영역에 대한 어드레스 지정 처리가 실행된다.

본 발명의 제 1 형태에 따른 반도체 기억 장치에 있어서, 상기 제 1 저장 영역은 128비트의 데이터를 저장 가능한 저장 영역이며, 상기 제 2 저장 영역은 64비트의 데이터를 저장 가능한 저장 영역이며, 상기 어드레스 카운터는 8비트의 어드레스 카운터이며, 기입시에는 8비트째의 값이 1을 취한 후에, 상기 제 1 저장 영역의 선두 어드레스를 지정하고, 판독시에는 8비트의 값이 모두 1을 취한 후에, 상기 제 1 저장 영역의 선두 어드레스를 지정하더라도 좋다. 이 경우에는, 데이터의 판독시에는 카운트값이 256에 도달한 후에, 데이터의 기입시에는 카운트값이 128비트에 도달한 후에 제 1 저장 영역의 선두 어드레스에 되돌아갈 수 있다.

본 발명의 제 2 형태는, 외부 클록에 동기하여 계수하는 어드레스 카운터에 의해 지정된 대상 어드레스에 이를 때까지 순차적으로 액세스되는 비휘발성 메모리 어레이를 구비하는 반도체 기억 장치에 있어서의 어드레스 관리 방법을 제공한다. 본 발명의 제 2 형태에 따른 어드레스 관리 방법은, 상기 메모리 어레이에 대한 액세스의 요구가, 기입 요구 또는 판독 요구 중 어느 것인지 판단하여, 상기 액세스의 요구가 기입 요구이며, 상기 외부 클록을 제 1 최대 카운트값까지 계수한 경우에는, 상기 메모리 어레이의 선두 어드레스를 지정하고, 상기 액세스의 요구가 판독 요구이며, 상기 외부 클록을 상기 제 1 최대 카운트값보다 큰 제 2 최대 카운트값까지 계수한 경우에는, 상기 메모리 어레이의 선두 어드레스를 지정하더라도 좋다.

본 발명의 제 2 형태에 따른 어드레스 관리 방법에 의하면, 본 발명의 제 1 형태에 따른 반도체 기억 장치와 동일한 작용 효과를 얻을 수 있음과 아울러, 본 발명의 제 2 형태에 따른 어드레스 관리 방법은, 본 발명의 제 1 형태에 따른 반도체 기억 장치와 마찬가지로 하여 여러 가지의 형태로써 실현될 수 있다.

본 발명의 제 2 형태에 따른 방법은, 이밖에도, 프로그램, 및 프로그램을 기록한 컴퓨터가 판독 가능한 기록 매체로서도 실현될 수 있다.

도 1은 본 실시예에 따른 반도체 기억 장치의 기능적인 내부 구성을 나타내는 블록도,

도 2는 본 실시예에 따른 반도체 기억 장치가 구비하는 메모리 어레이의 내부 구성 맵을 모식적으로 나타내는 설명도,

도 3은 판독 동작 실행시에 있어서의 리셋 신호 RST, 외부 클록 신호 SCK, 데이터 신호 SDA, 어드레스 카운터값의 시간적 관계를 나타내는 타이밍 차트,

도 4는 본 실시예의 반도체 기억 장치 및 호스트 계산기에 의해 실행되는 데이터 판독 처리의 처리 루틴을 나타내는 흐름도,

도 5는 기입 동작 실행시에 있어서의 리셋 신호 RST, 외부 클록 신호 SCK, 데이터 신호 SDA, 어드레스 카운터값의 시간적 관계를 나타내는 타이밍 차트,

도 6은 본 실시예의 반도체 기억 장치(10) 및 호스트 계산기에 의해 실행되는 데이터 기입 처리의 처리 루틴을 나타내는 흐름도,

도 7은 본 실시예에 따른 반도체 기억 장치의 응용예를 나타내는 설명도이다.

이하, 본 발명에 따른 반도체 기억 장치 및 반도체 기억 장치에 있어서의 어드레스 관리 방법에 대하여 도면을 참조하면서, 실시예에 근거하여 설명한다.

ㆍ반도체 기억 장치의 구성

도 1 및 도 2를 참조하여 본 실시예에 반도체 기억 장치의 구성에 대하여 설명한다. 도 1은 본 실시예에 따른 반도체 기억 장치의 기능적인 내부 구성을 나타내는 블록도이다. 도 2는 본 실시예에 따른 반도체 기억 장치가 구비하는 메모리 어레이의 내부 구성 맵을 모식적으로 나타내는 설명도이다.

본 실시예에 따른 반도체 기억 장치(10)는, 외부로부터 액세스지의 어드레스를 지정하는 어드레스 데이터를 입력할 필요가 없는 순차적 액세스(sequential access) 방식의 기억 장치이다. 반도체 기억 장치(10)는, 메모리 어레이(100), 어드레스 카운터(110), IN/OUT 컨트롤러(120), ID 비교기(130), 기입/판독 컨트롤러(140), 증분(increment) 컨트롤러(150), 차지 펌프 회로(160), 8비트 래치 레지스터(170)를 구비하고 있다. 이들 각 회로는, 버스식 신호선에 의해 접속되어 있다.

메모리 어레이(100)는, EEPROM 어레이(101)와 마스크 ROM 어레이(102)를 구비하고 있다. EEPROM 어레이(101)는, 데이터의 전기적인 소거, 기입이 가능한 EEPROM의 특성을 갖는 기억 영역이다. 마스크 ROM 어레이(102)는, 제조 공정시에 데이터가 기입되는 소거, 재기입 불능한 마스크 ROM의 특성을 갖는 기억 영역이다.

메모리 어레이(100)의 EEPROM 어레이(101) 및 마스크 ROM 어레이(102)에는, 도 2에 모식적으로 나타내는 1비트의 정보를 저장하는 데이터 셀(메모리 셀)이 복수 구비되어 있다. 본 실시예에서는, 도 2에 나타내는 바와 같이 메모리 어레이(100)는, 1행에 8어드레스(데이터 8비트분의 어드레스)를 소정의 어드레스 단위로서 구비하고 있고, 예컨대, EEPROM 어레이(101)에는, 1행에 8개의 데이터 셀(8비트), 1열에 16개의 데이터 셀(16워드)이 배치되어 있어, 16워드×8비트(128비트)의 데이터를 저장할 수 있다. 마스크 ROM 어레이(102)에는, 1행에 8개의 데이터 셀(8비트), 1열에 8개의 데이터 셀(8워드)이 배치되어 있어, 8워드×8비트(64비트)의 데이터를 저장할 수 있다.

도 2를 참조하여 메모리 어레이(100)의 어드레스 맵에 대하여 설명한다. 본 실시예에 있어서의 메모리 어레이(100)는, 이미 말한바와 같이 EEPROM 어레이(101) 와 마스크 ROM 어레이(102)를 구비하고 있다. EEPROM 어레이(101)의 선두 3어드레스(1행째의 A0∼A2열, 3비트)에는, 각 반도체 기억 장치를 식별하기 위한 식별 정보(ID 정보)가 저장되어 있다. 선두 3어드레스를 포함하는 제 1행째에 대한 기입은 금지되어 있어, 예컨대, 공장 출하 후에는 재기입은 할 수 없다.

도 2의 예에서는, EEPROM 어레이(101)의 제 9 어드레스(08H)∼제 16 어드레스(0FH) 및 제 17 어드레스(10H)∼제 24 어드레스(07H)에는, 일정 조건하에, 재기입 가능한 16비트의 정보가 저장되어 있다. 또, 본 실시예에서는, 이 제 9 어드레스∼제 16 어드레스 및 제 17 어드레스∼제 24 어드레스에 의해 구성되는 행을 기입 제한 행, 혹은, 이 제 9 어드레스∼제 16 어드레스 및 제 17 어드레스∼제 24 어드레스의 각 8어드레스를, 소정 어드레스 단위의 기입 제한 저장 어드레스라고 부르는 경우가 있다. 또한, 일정 조건이란, 예컨대, 저장되어 있는 정보가 잉크 소비량에 관한 정보인 경우에는, 기입되는 데이터의 값이 기존의 데이터의 값보다 큰 경우, 혹은, 저장되어 있는 정보가 잉크 잔량에 관한 정보인 경우에는, 기입되는 데이터의 값이 기존의 데이터의 값보다 작은 경우이다.

EEPROM 어레이(101)의 제 25 어드레스 이후는 기입이 금지되어 있는 판독 전용 영역이 되어, 예컨대, 공장 출하 후에는 재기입은 할 수 없다. 또, 이들 각 어드레스의 속성(어드레스 맵)은 예시에 불과하고, 기입 제한 영역에 덧붙여, 기입의 제한이 없는 기입 가능 영역을 구비하도록 각 어드레스의 속성이 결정되더라도 좋다.

마스크 ROM 어레이(102)는, 메모리 어레이 제조시에 정보(데이터)가 기입되 어 있고, 메모리 어레이 제조 후는, 공장 출하 전이더라도 기입을 실행할 수는 없다. 또, 마스크 ROM 어레이(102)는, 64비트의 데이터 저장 영역이며, 논리적으로 지정 가능한 마스크 ROM 어레이(102)의 최대 어드레스는 192(BFH)가 되지만, 메모리 어레이(100)는, 마스크 ROM 어레이(102)의 최대 어드레스를 초과한 후라도, 제 256 어드레스(FFH)까지는, 더미 데이터(예컨대, 0)를 출력하는 회로 구성을 구비하고 있다. 이 결과, 메모리 어레이(100)는, 128워드×128비트의 기억 영역을 가상적으로 2개 구비하는 취급하기 쉬운 메모리 어레이가 된다.

본 실시예에 있어서의 메모리 어레이(100)는, 상술한 바와 같이 8비트를 단위로 하는 복수의 행을 구비하고 있지만, 각 행은 독립된 데이터 셀의 열이 아니고, 이른바, 1개의 데이터 셀의 열을 8비트 단위로 나눔으로써 실현되어 있다. 즉, 편의적으로 9비트째를 포함하는 행을 2바이트째, 17비트째를 포함하는 행을 3바이트째라고 부르고 있는 것에 불과하다. 이 결과, 메모리 어레이(100)에 있어서의 소망하는 어드레스에 액세스하기 위해서는, 선두로부터 순차적으로 액세스하는, 이른바, 순차적 액세스 방식에 의한 액세스가 필요하게 되어, 랜덤 액세스 방식의 경우에 가능한 소망하는 어드레스에 대한 직접적인 액세스는 불가능해진다.

메모리 어레이(100)에 있어서의 각 데이터 셀에는, 워드선과 비트(데이터)선이 접속되어 있고, 대응하는 워드선(행)을 선택(선택 전압을 인가)하고, 대응하는 비트선에 기입 전압을 인가함으로써 데이터 셀에 데이터가 기입된다. 또한, 대응하는 워드선(행)을 선택하고, 대응하는 비트선을 IN/OUT 컨트롤러(120)와 접속하여, 전류의 검출의 유무에 따라 데이터 셀의 데이터(1 또는 0)가 판독된다. 또, 본 실시예에 있어서의 소정 어드레스 단위란, 1개의 워드선에 기입 전압을 가함으로써 기입이 가능한 어드레스수(데이터 셀수)라고 말할 수 있다.

열(column) 선택 회로(103)는, 어드레스 카운터(110)에 의해 카운트된 외부 클록 펄스수에 따라 순차적으로, 열(비트선)을 IN/OUT 컨트롤러(120)와 접속한다. 예컨대, 열 선택 회로(103)는, 어드레스 카운터(110)에 의해 카운트되는 클록 펄스수를 나타내는 8비트의 값의 하위 4비트의 값에 따라 비트선을 선택한다.

행(row) 선택 회로(104)는, 어드레스 카운터(110)에 의해 카운트된 외부 클록 펄스수에 따라 순차적으로, 행(워드선)에 선택 전압을 인가한다. 예컨대, 행 선택 회로(104)는, 어드레스 카운터(110)에 의해 카운트되는 클록 펄스수를 나타내는 8비트값의 상위 4비트의 값에 따라 워드선을 선택한다. 이상과 같이, 본 실시예에 따른 반도체 기억 장치(10)에서는, 어드레스 데이터를 이용한 메모리 어레이(100)에 대한 액세스는 실행되지 않고, 오로지 어드레스 카운터(110)에 의해 카운트된 클록 펄스수에 따라, 소망하는 어드레스에 대한 액세스가 실행된다.

어드레스 카운터(110)는, 리셋 신호 단자 RSTT, 클록 신호 단자 SCKT, 열 선택 회로(103), 행 선택 회로(104), 기입/판독 컨트롤러(140)와 접속되어 있다. 어드레스 카운터(110)는, 리셋 신호 단자 RSTT를 거쳐 입력되는 리셋 신호를 0(또는 Low)으로 함으로써 초기값으로 리셋되고, 리셋 신호가 1이 된 후에 외부 클록 신호 단자 SCKT를 거쳐 입력되는 클록 펄스의 하강에 동기하여 클록 펄스수를 카운트(카운트값을 증분)한다.

본 실시예에 이용되는 어드레스 카운터(110)는, 메모리 어레이(100)의 1행의 데이터 셀수(비트수)에 대응하는 8개의 클록 펄스수를 저장하는 8비트의 어드레스 카운터이다. 또, 초기값은 메모리 어레이(100)의 선두 위치와 관련되어 있으면 어떠한 값이라도 좋고, 일반적으로는 0이 초기값으로서 이용된다.

어드레스 카운터(110)는, 카운트해야할 클록 펄스수의 최대 카운트값을 설정하기 위한 캐리 업(carry up)부(111)를 구비하고 있다. 어드레스 카운터(110)는, 카운트된 클록 펄스수가 최대 카운트값에 도달하면, 카운트값을 메모리 어레이(100)의 선두 위치에 대응하는 초기값으로 되돌린다. 즉, 어드레스 카운터(110)에 의해 지정되는 어드레스는, 메모리 어레이(100)의 선두 어드레스가 된다.

본 실시예에 있어서 이용되는 어드레스 카운터(110)는, 메모리 어레이(100)에 대하여 데이터를 기입할 때와, 메모리 어레이(100)로부터 데이터를 판독할 때에 다른 최대 카운트값을 이용한다. 구체적으로는, 어드레스 카운터(110)는, 기입/판독 컨트롤러(140)로부터, 요구되고 있는 액세스가 데이터의 기입인 취지의 통지를 받으면, 캐리 업부(111)에 있어서의 최대 카운트값을 128비트로 설정한다. 한편, 어드레스 카운터(110)는, 기입/판독 컨트롤러(140)로부터, 요구되고 있는 액세스가 데이터의 판독인 취지의 통지를 받으면, 캐리 업부(111)에 있어서의 최대 카운트값을 256비트로 설정한다.

본 실시예에서는, 이미 말한바와 같이, EEPROM 어레이(101)와 마스크 ROM 어레이(102)를 구비하는 메모리 어레이(100)가 이용되고 있다. EEPROM 어레이(101)는, 제 1 어드레스(00H)∼제 128 어드레스(7FH)의 128어드레스를 구비하고 있고, 마스크 ROM 어레이(102)는, 제 129 어드레스(80H)∼제 192 어드레스(BFH)의 64어드 레스를 구비하고 있다. 마스크 ROM 어레이(102)에 대해서는 데이터를 기입할 수 없으므로, 데이터 기입시에는 어드레스 카운터(110)의 최대 카운트값, 즉, 어드레스 카운터(110)에 의해 지정 가능한 메모리 어레이(100)의 최대 어드레스는 제 128 어드레스가 된다. 이 결과, 데이터를 기입할 수 없는 마스크 ROM 어레이(102)에 상당하는 어드레스의 카운트를 생략하는 것이 가능해져, 데이터 기입에 요하는 시간을 저감할 수 있다.

한편, 데이터의 판독시에는, 어드레스 카운터(110)의 최대 카운트값, 즉, 어드레스 카운터(110)에 의해 지정 가능한 메모리 어레이(100)의 최대 어드레스는 제 256 어드레스가 된다. 이 결과, 마스크 ROM 어레이(102)에 상당하는 어드레스에 대해서도 액세스가 가능해져, 마스크 ROM 어레이(102)에 저장되어 있는 데이터를 판독하는 것이 가능해진다. 또, 마스크 ROM 어레이(102)는, 64비트의 데이터 저장 영역이며, 논리적으로 지정 가능한 마스크 ROM 어레이(102)의 최대 어드레스는 192가 되지만, 이미 말한바와 같이, 마스크 ROM 어레이(102)의 최대 어드레스를 초과한 후는, 어드레스가 256(FFH)에 달할 때까지, 더미 데이터가 출력된다.

IN/OUT 컨트롤러(120)는, 메모리 어레이(100)에 대하여 데이터 신호 단자 SDAT에 입력된 기입 데이터를 전송하거나, 혹은, 메모리 어레이(100)로부터 판독된 데이터를 수신하여 데이터 신호 단자 SDAT에 출력하기 위한 회로이다. IN/OUT 컨트롤러(120)는, 데이터 신호 단자 SDAT, 리셋 신호 단자 RSTT, 메모리 어레이(100), 기입/판독 컨트롤러(140)와 접속되어 있고, 기입/로드 컨트롤러(140)로부터의 요구에 따라 메모리 어레이(100)에 대한 데이터 전송 방향 및 데이터 신호 단 자 SDAT에 대한(데이터 신호 단자 SDAT와 접속되어 있는 신호선의) 데이터 전송 방향을 전환하여 제어한다. IN/OUT 컨트롤러(120)에 대한 데이터 신호 단자 SDAT로부터의 입력 신호선에는, 데이터 신호 단자 SDAT로부터 입력된 기입 데이터를 일시적으로 저장하는 8비트 래치 레지스터(170)가 접속되어 있다.

8비트 래치 레지스터(170)에는, 데이터 신호 단자 SDAT로부터 입력 신호선을 거쳐 입력되는 데이터열(MSB)이 8비트가 될 때까지 유지되고, 8비트분 갖추어진 시점에, EEPROM 어레이(101)에 대하여 유지되어 있는 8비트의 데이터가 기입된다. 8 비트 래치 레지스터(170)는, 이른바, FIFO 타입의 시프트 레지스터이며, 입력 데이터의 9비트째가 새롭게 래치되면, 이미 래치되어 있던 1비트째의 데이터가 방출된다.

IN/OUT 컨트롤러(120)는, 전원 ON시, 리셋시에는, 메모리 어레이(100)에 대한 데이터 전송 방향을 판독 방향으로 설정하고, 8비트 래치 레지스터(170)와 IN/OUT 컨트롤러(120)의 사이에 있어서의 입력 신호선을 하이 임피던스로 함으로써 데이터 신호 단자 SDAT에 대한 데이터 입력을 금지한다. 이 상태는, 기입/판독 컨트롤러(140)로부터 기입 처리 요구가 입력될 때까지 유지된다. 따라서, 리셋 신호 입력 후에 데이터 신호 단자 SDAT를 거쳐 입력되는 데이터열의 선두 4비트의 데이터는 메모리 어레이(100)에 기입되지 않고, 한편으로, 메모리 어레이(100)의 선두 4비트(그 중 4비트째는 도운트케어(Don't care))에 저장되어 있는 데이터는, ID 비교기(130)에 송출된다. 이 결과, 메모리 어레이(100)의 선두 4비트는 판독 전용 상태가 된다.

ID 비교기(130)는, 클록 신호 단자 SCKT, 데이터 신호 단자 SDAT, 리셋 신호 단자 RSTT와 접속되어 있고, 데이터 신호 단자 SDAT를 거쳐 입력된 입력 데이터열에 포함되는 식별 데이터와 메모리 어레이(100)(EEPROM 어레이(101))에 저장되어 있는 식별 데이터가 일치하는지 여부를 판정한다. 상술하면, ID 비교기(100)는, 리셋 신호 RST가 입력된 후에 입력되는 오퍼레이션 코드의 선두 3비트의 데이터, 즉, 식별 데이터를 취득한다. ID 비교기(130)는, 입력 데이터열에 포함되는 식별 데이터를 저장하는 3비트 레지스터(도시하지 않음), IN/OUT 컨트롤러(120)를 거쳐 메모리 어레이(100)로부터 취득한 최상위 3비트의 식별 데이터를 저장하는 3비트 레지스터(도시하지 않음)를 갖고 있고, 양 레지스터의 값이 일치하는지 여부에 따라 식별 데이터가 일치하는지 여부를 판정한다. ID 비교기(130)는, 양 식별 데이터가 일치하는 경우에는, 액세스 허가 신호 EN을 기입/판독 컨트롤러(140)에 송출한다. ID 비교기(130)는, 리셋 신호 RST가 입력(RST = 0 또는 Low)되면 레지스터의 값을 클리어한다.

기입/판독 컨트롤러(140)는, IN/OUT 컨트롤러(120), ID 비교기(130), 증분 컨트롤러(150), 차지 펌프 회로(160), 클록 신호 단자 SCKT, 데이터 신호 단자 SDAT, 리셋 신호 단자 RSTT와 접속되어 있다. 기입/로드 컨트롤러(140)는, 리셋 신호 RST가 입력된 후의 4번째의 클록 신호에 동기하여 데이터 신호 단자 SDAT를 거쳐 입력되는 기입/판독 제어 정보(3비트의 ID 정보에 계속되는 4비트째의 정보)를 확인하여, 반도체 기억 장치(10)의 내부 동작을 기입 또는 판독 중 어느 하나로 전환하는 회로이다. 구체적으로는, 기입/판독 컨트롤러(140)는, ID 비교기(130)로 부터의 액세스 허가 신호 AEN 및 증분 컨트롤러 WEN1로부터의 기입 허가 신호 WEN1이 입력되면, 취득한 기입/판독 커맨드를 해석한다. 기입/판독 컨트롤러(140)는, 기입 커맨드이면, IN/OUT 컨트롤러(120)에 대하여, 버스 신호선의 데이터 전송 방향을 기입 방향으로 전환하고, 기입을 허가하는 기입 허가 신호 WEN2를 송신하여, 차지 펌프 회로(160)에 대하여 기입 전압의 생성을 요구한다.

본 실시예에서는, 기입 제한 행에 기입되는 기입 데이터 DI가, 값이 증가(증분)하는 특성을 갖는 데이터인 경우에는, 기입 데이터 DI가 기입 제한 행에 이미 저장되어 있는 기존 데이터 DE보다 큰 값인지 여부를 판단하여, 기입 데이터 DI가, 값이 감소(감분(decrement))하는 특성을 갖는 데이터인 경우에는, 기입 데이터 DI가 기입 제한 행에 이미 저장되어 있는 기존 데이터 DE보다 작은 값인지 여부를 판단함으로써, 기입 데이터 DI의 데이터화하여, 잘못된 데이터의 입력을 저감 또는 방지한다. 이 기능은, 전자의 경우에는 증분 컨트롤러, 후자의 경우에는 감분 컨트롤러에 의해 제공된다. 본 실시예에서는 이하의 설명에 있어서, 전자를 예로 들어 설명한다.

증분 컨트롤러(150)는, 리셋 신호 단자 RSTT, 기입/판독 컨트롤러(140), 차지 펌프 회로(160)와 신호선을 거쳐 접속되어 있다. 증분 컨트롤러(150)는, 내부에 4비트 카운터(151) 및 8비트 내부 레지스터(152, 153)를 갖고 있다. 증분 컨트롤러(150)는, 기입 제한 행에 기입되는 기입 데이터 DI가 기입 제한 행에 이미 저장되어 있는 기존 데이터 DE보다 큰 값인지 여부를 판단하고, 또한 EEPROM 어레이(101)에 기입된 데이터가 정확하게 기입되었는지 여부의 판단(verify, 검증)을 실행한다.

증분 컨트롤러(150)는, 기입 데이터 DI를 8비트 래치 레지스터(170)에 래치하는 타이밍에, EEPROM 어레이(101)의 기입 제한 행으로부터 기존 데이터 DE를 판독하여, 내부에 구비하는 8비트 내부 레지스터(152)에 저장한다. 증분 컨트롤러(150)는, 판독되는 기존 데이터 ED와 8비트 래치 레지스터(170)에 입력되는 기입 데이터 DI를 1비트 단위로 비교하여, 기입 데이터 DI가 기존 데이터 DE보다 큰 값의 데이터인지 여부를 판정한다. 또, 처리의 신속화 및 회로 규모 삭감을 위해, 입력되는 기입 데이터는 MSB인 것이 바람직하다.

증분 컨트롤러(150)는, 기입 데이터 DI가 기존 데이터 DE보다 큰 값의 데이터인 경우에는, 기입/판독 컨트롤러(140)에 대하여 기입 허가 신호 WEN1을 출력한다. 또, 기입 제한 행이 복수 행에 걸치는 경우에는, 모든 기입 제한 행에 있어서 기입 데이터 DI가 기존 데이터 DE보다 큰 값의 데이터인 경우에만, 증분 컨트롤러(150)는, 기입 허가 신호 WEN1을 출력한다.

증분 컨트롤러(150)는, 기입 데이터를 기입한 후, 정확하게 데이터가 기입되었는지 여부를 검증하여, 기입 데이터가 정확하게 기입되고 있지 않은 경우에는, 내부에 구비하는 8비트 내부 레지스터(152)에 저장되어 있는 기존 데이터 DE를 메모리 어레이(100)에 대하여 다시 기입한다. 기입 데이터의 검증에 있어서, 증분 컨트롤러(150)에 구비되어 있는 4비트 카운터(151)는, 기입 대기 상태로부터 외부 클록 신호에 대하여 8비트 지연되어, 차지 펌프 회로(160)에 구비되어 있는 내부 발진기(162)로부터 내부 클록 신호를 받아 카운트 업을 개시한다. 4비트 카운 터(151)에 의해 카운트 업된 카운트값은, 열 선택 회로(103), 행 선택 회로(104)에 입력되어, 막 기입된 기존 데이터 DE가 판독된다.

차지 펌프 회로(160)는, 이미 말한바와 같이, 기입/판독 컨트롤러(140)로부터의 요구 신호에 근거하여, EEPROM 어레이(101)에 대하여 데이터를 기입할 때에 필요한 기입 전압을 열 선택 회로(103)를 거쳐 선택된 비트선에 공급하기 위한 회로이다. 차지 펌프 회로(160)는, 전압 승압시에 필요한 동작 주파수를 생성하는 내부 발진기(162)를 구비하여, 정극 전원 단자 VDDT를 거쳐 얻어지는 전압을 승압함으로써, 필요한 기입 전압을 생성한다.

ㆍ판독 처리

도 3 및 도 4를 참조하여 본 실시예에 따른 반도체 기억 장치(10)에 있어서의 판독 동작에 대하여 설명한다. 도 3은 판독 동작 실행시에 있어서의 리셋 신호 RST, 외부 클록 신호 SCK, 데이터 신호 SDA, 어드레스 카운터값의 시간적 관계를 나타내는 타이밍 차트이다. 도 4는 본 실시예의 반도체 기억 장치(10) 및 호스트 계산기에 의해 실행되는 데이터 판독 처리의 처리 루틴을 나타내는 흐름도이다.

판독 동작에 앞서, 오퍼레이션 코드에 근거한, 식별 정보의 확인, 판독/기입 커맨드의 확인 처리에 대하여 설명한다. 호스트 계산기(예컨대, 도 8 참조)에 의해, 리셋 상태(RST = 0 또는 Low)가 해제되면(RST = 1 또는 Hi)(단계 Sh100), 반도체 기억 장치(10)는 메모리측 판독 처리를 개시한다. 호스트 계산기는, 4비트의 오퍼레이션 코드를 포함하는 데이터 신호 SDA를 외부 클록 신호와 동기시켜, 반도 체 기억 장치(10)의 데이터 신호 단자 SDAT에 입력한다. 보다 구체적으로는, 호스트 계산기는, 우선, 3비트의 식별 정보를 반도체 기억 장치(10)에 대하여 송신한다(단계 Sf102). 메모리 어레이(100)에는, 도 3에 나타내는 바와 같이, 선두 3비트에 식별 정보 ID0, ID1, ID2, 선두로부터 4비트째에 기입 또는 판독을 결정하기 위한 커맨드 비트가 저장되어 있다. 식별 정보의 비교는 이하에 나타내는 바와 같이 실행된다.

반도체 기억 장치(10)의 ID 비교기(130)는, 입력된 식별 정보와 메모리 어레이(100)에 저장되어 있는 식별 정보가 일치하는지 여부를 판정하는 ID 검색 처리를 실행한다(Sm100). 구체적으로는, ID 비교기(130)는, 리셋 신호 RST가 Low로부터 Hi로 전환된 후의 3개의 클록 신호 SCK의 상승 에지에 동기하여 데이터 신호 단자 SDAT에 입력된 데이터, 즉, 3비트의 식별 정보를 취득하여 제 1의 3비트 레지스터에 저장한다. 이와 동시에 ID 비교기(130)는, 어드레스 카운터(110)의 카운터값 00, 01, 02에 의해 지정되는 메모리 어레이(100)의 어드레스로부터 데이터를 취득하여, 즉, 메모리 어레이(100)에 저장되어 있는 식별 정보를 취득하여, 제 2의 3비트 레지스터에 저장한다.

ID 비교기(130)는, 제 1, 제 2 레지스터에 저장된 식별 정보가 일치하는지 여부를 판정하고, 식별 정보가 일치하지 않는 경우에는(단계 Sm100 : 불일치), IN/OUT 컨트롤러(120)에 의해, 8비트 래치 레지스터(170)와 IN/OUT 컨트롤러(120)의 사이에 있어서의 입력 신호선에 대한 하이 임피던스의 상태가 유지된다. 이 결과, 메모리 어레이(100)에 대한 액세스는 허가되지 않고, 데이터의 판독 처리가 종 료한다. 한편, ID 비교기(130)는, 제 1, 제 2 레지스터에 저장된 식별 정보가 일치하는 경우에는(단계 Sm100 : 일치), 기입/판독 컨트롤러(140)에 대하여 액세스 허가 신호 AEN을 출력한다.

호스트 계산기는, 리셋 신호 RST의 Low로부터 Hi로의 전환 후의 4번째의 클록 신호 SCK의 상승 에지에 동기하여 커맨드 비트(판독 커맨드, 예컨대, 0의 비트)를 데이터 신호 단자 SDAT에 입력한다(단계 Sh104). 액세스 허가 신호 AEN을 수신한 기입/판독 컨트롤러(140)는, 데이터 신호 단자 SDAT를 거쳐 버스 신호선에 송출된 커맨드 비트를 취득하여 기입 명령인지 여부를 판정한다. 기입/판독 컨트롤러(140)는, 취득한 커맨드 비트가 기입 커맨드가 아닌 경우에는, IN/OUT 컨트롤러(120)에 대하여 판독 명령을 출력한다. 판독 명령을 수신한 IN/OUT 컨트롤러(120)는, 메모리 어레이(100)에 대한 데이터 전송 방향을 판독 방향(출력 상태)으로 변경하고(단계 Sm102), 메모리 어레이(100)로부터의 데이터 전송을 허용한다.

또한, 기입/판독 컨트롤러(140)는, 어드레스 카운터(110)에 대하여, 요구되고 있는 액세스가 데이터의 판독인 취지를 통지한다. 이 통지를 받아, 어드레스 카운터(110)의 카운트 업부(111)는, 최대 카운트값을 256비트로 설정한다.

호스트 계산기는, 액세스를 소망하는 어드레스, 즉, 판독을 소망하는 데이터가 저장되어 있는 어드레스에 대응하는 클록 펄스수의 클록 신호 SCK를 반도체 기억 장치(10)의 클록 신호 단자 SCKT에 대하여 출력한다(단계 Sh106).

반도체 기억 장치(10)의 어드레스 카운터(110)는, 클록 신호 SCK의 하강에 동기하여 카운트 업하여, 입력 클록 펄스수를 계수한다(Sm104). 또, 오퍼레이션 코드 입력 후의 어드레스 카운터(110)의 카운터값은 04이므로, 메모리 어레이(100)의 04H에 저장되어 있는 기존 데이터 DE로부터 판독된다. 본 실시예에 따른 반도체 기억 장치(10)의 메모리 어레이(100)는, 00H∼BFH까지의 어드레스밖에 갖고 있지 않지만, 이미 말한바와 같이, 어드레스 카운터(110)는, 캐리 업부(111)에 있어서 설정되어 있는 256비트(어드레스 FFH)까지 카운트 업을 실행한다. 어드레스 C0H∼FFH까지는, 유사 영역이며, 대응하는 어드레스는 메모리 어레이(100)에는 존재하지 않고, 이러한 유사 영역에 액세스하고 있는 기간은, 데이터 신호 단자 SDAT에 대하여 값 「0」이 출력된다. 어드레스 카운터(110)에 의해 어드레스 FFH에 대응하는 클록 펄스수, 즉, 256까지 카운트 업되면, 어드레스 카운터(110)에 의해 지정되는 메모리 어레이(100)상의 어드레스는 어드레스 00H로 되돌아간다(단계 Sm106). 즉, 어드레스 카운터(110)의 8비트 레지스터의 값(비트)이 모두 1이 된 시점에서, 메모리 어레이(100)에 있어서의 EEPROM(101)의 선두 어드레스 00H가 다음 액세스 어드레스로서 지정된다.

메모리 어레이에 저장되어 있는 기존 데이터 DE는, 클록 신호 SCK의 하강에 동기하여 IN/OUT 컨트롤러(120)를 거쳐, 데이터 신호 단자 SDAT에 순차적으로 출력되고(단계 Sm108), 출력된 기존 데이터 DE는 클록 신호 SCK의 다음 하강까지의 기간은 유지된다. 클록 신호 SCK가 하강하면, 어드레스 카운터(110)에 있어서의 카운트값은 1개 증분되고, 이 결과, 메모리 어레이(100)에 있어서의 다음 어드레스(데이터 셀)에 저장되어 있는 기존 데이터 DE가 데이터 신호 단자 SDAT에 출력된다. 이 동작의 반복이, 소망하는 어드레스에 도달할 때까지, 클록 신호 SCK에 동 기하여 실행된다. 즉, 본 실시예에 있어서의 반도체 기억 장치(10)는 순차적 액세스 타입의 기억 장치이므로, 호스트 계산기는, 판독, 또는 기입을 소망하는 어드레스에 대응하는 수의 클록 신호 펄스를 발행하여, 어드레스 카운터(110)의 카운터값을 소정의 어드레스에 대응하는 카운트값까지 증분하지 않으면 안된다. 이 결과, 기존 데이터 DE는, 클록 신호 SCK에 동기하여 순차적으로 증분되는 어드레스 카운터(110)의 카운터값에 의해 지정되는 어드레스로부터 순차적으로 판독된다.

호스트 계산기는, 반도체 기억 장치(10)로부터 순차적으로 출력되는 데이터를 수신한다(단계 Sh108). 이미 말한바와 같이, 본 실시예에 있어서의 메모리 어레이(100)는, 순차적 액세스 메모리이므로, 소망하는 어드레스에 도달할 때까지 메모리 어레이(100)에 저장되어 있는 데이터가 순차적으로 판독된다. 호스트 계산기는, 반도체 기억 장치(10)로부터 출력되는 데이터와, 반도체 기억 장치(10)에 대하여 출력한 클록 펄스수를 대응지어 관리함으로써, 소망하는 어드레스의 데이터를 특정하여, 취득한다(Sh1l0).

판독 동작 종료 후에는, 호스트 계산기로부터 0 또는 Low의 리셋 신호 RST가 입력되고, 반도체 기억 장치(10)는, 오퍼레이션 코드의 접수 대기 상태가 된다. 리셋 신호 RST(= 0 또는 Low)가 입력되면, 어드레스 카운터(110), IN/OUT 컨트롤러(120), ID 비교기(130), 기입/판독 컨트롤러(140) 및 증분 컨트롤러(150)는 초기화된다.

ㆍ기입 처리

도 5 및 도 6을 참조하여 본 실시예에 따른 반도체 기억 장치(10)에 있어서의 기입 동작에 대하여 설명한다. 도 5는 기입 동작 실행시에 있어서의 리셋 신호 RST, 외부 클록 신호 SCK, 데이터 신호 SDA, 어드레스 카운터값의 시간적 관계를 나타내는 타이밍 차트이다. 도 6은 본 실시예의 반도체 기억 장치(10) 및 호스트 계산기에 의해 실행되는 데이터 기입 처리의 처리 루틴을 나타내는 흐름도이다. 본 실시예에 따른 반도체 기억 장치(10)에서는, 기입은 행 단위(8비트 단위), 즉, 소정 어드레스 단위(8어드레스 단위)로 실행된다.

호스트 계산기(예컨대, 도 8 참조)에 의해, 리셋 상태(RST = 0 또는 Low)가 해제되면(RST = 1 또는 Hi)(단계 Sh200), 반도체 기억 장치(10)는 메모리측 기입 처리를 개시한다. 또, 엄밀하게는, 오퍼레이션 코드의 해석 처리 중에는, 기입 처리인지 판독 처리인지 결정되어 있지 않지만, 설명의 형편상, 이하에서는 오퍼레이션 코드의 해석 처리 중도 포함시켜 기입 처리라고 부르는 경우가 있다.

호스트 계산기는, 4비트의 오퍼레이션 코드를 포함하는 데이터 신호 SDA를 외부 클록 신호와 동기시켜, 반도체 기억 장치(10)의 데이터 신호 단자 SDAT에 입력한다. 보다 구체적으로는, 호스트 계산기는, 우선, 3비트의 식별 정보를 반도체 기억 장치(10)에 대하여 송신한다(단계 Sf202).

반도체 기억 장치(10)의 ID 비교기(130)는, 입력된 식별 정보와 메모리 어레이(100)에 저장되어 있는 식별 정보가 일치하는지 여부를 판정하는 ID 검색 처리를 실행한다(Sm200). 구체적으로는, ID 비교기(130)는, 리셋 신호 RST가 Low로부터 Hi로 전환된 후의 3개의 클록 신호 SCK의 상승 에지에 동기하여 데이터 신호 단자 SDAT에 입력된 데이터, 즉, 3비트의 식별 정보를 취득하여 제 1의 3비트 레지스터에 저장한다. 이와 동시에 ID 비교기(130)는, 어드레스 카운터(110)의 카운터값 00, 01, 02에 의해 지정되는 메모리 어레이(100)의 어드레스로부터 데이터를 취득하여, 즉, 메모리 어레이(100)에 저장되어 있는 식별 정보를 취득하여, 제 2의 3비트 레지스터에 저장한다.

ID 비교기(130)는, 제 1, 제 2 레지스터에 저장된 식별 정보가 일치하는지 여부를 판정하여, 식별 정보가 일치하지 않는 경우에는(단계 Sm200 : 불일치), IN/OUT 컨트롤러(120)에 의해, 8비트 래치 레지스터(170)와 IN/OUT 컨트롤러(120)의 사이에 있어서의 입력 신호선에 대한 하이 임피던스의 상태가 유지된다. 이 결과, 메모리 어레이(100)에 대한 액세스는 허가되지 않고, 데이터의 판독 처리가 종료한다. 한편, ID 비교기(130)는, 제 1, 제 2 레지스터에 저장된 식별 정보가 일치하는 경우에는(단계 Sm200 : 일치), 기입/판독 컨트롤러(140)에 대하여 액세스 허가 신호 AEN을 출력한다.

호스트 계산기는, 리셋 신호 RST의 Low로부터 Hi로의 전환 후의 4번째의 클록 신호 SCK의 상승 에지에 동기하여 커맨드 비트(기입 커맨드, 예컨대, 1의 비트)를 데이터 신호 단자 SDAT에 입력한다(단계 Sh204). 액세스 허가 신호 AEN을 수신한 기입/판독 컨트롤러(140)는, 데이터 신호 단자 SDAT를 거쳐 버스 신호선에 송출된 커맨드 비트를 취득하여 기입 명령인지 여부를 판정한다. 기입/판독 컨트롤러(140)는, 취득한 커맨드 비트가 기입 커맨드이고 또한, 증분 컨트롤러(150)로부 터 기입 허가 신호 WEN1을 수신한 경우에는, IN/OUT 컨트롤러(120)에 대하여 기입 허가 신호 WEN2를 출력한다. 기입 명령을 수신한 IN/OUT 컨트롤러(120)는, 메모리 어레이(100)에 대한 데이터 전송 방향을 기입 방향(입력 상태)으로 변경하고(단계 Sm202), 메모리 어레이(100)에 대한 데이터 전송을 허용한다.

또한, 기입/판독 컨트롤러(140)는, 어드레스 카운터(110)에 대하여, 요구되고 있는 액세스가 데이터의 기입인 취지를 통지한다. 이 통지를 받아, 어드레스 카운터(110)의 카운트 업부(111)는, 최대 카운트값을 128비트로 설정한다.

호스트 계산기는, 액세스를 소망하는 어드레스, 즉, 데이터의 기입을 소망하는 어드레스에 대응하는 클록 펄스수의 클록 신호 SCK를 반도체 기억 장치(10)의 클록 신호 단자 SCKT에 대하여 출력한다(단계 Sh206). 어드레스 카운터(110)에 의해 어드레스 7FH에 대응하는 클록 펄스수, 즉, 128까지 카운트 업되면, 어드레스 카운터(110)에 의해 지정되는 메모리 어레이(100)상의 어드레스는 어드레스 00H로 되돌아간다(단계 Sm206). 즉, 어드레스 카운터(110)의 8비트 레지스터의 8비트째의 값(최상위 비트)이 1이 된 시점에서, 메모리 어레이(100)에 있어서의 EEPROM(101)의 선두 어드레스 00H가 다음 액세스 어드레스로서 지정된다.

오퍼레이션 코드가 입력된 후, 도 5에 나타내는 바와 같이, 클록 신호 단자 SCKT에는 더미 기입 클록으로서 4클록 신호가 입력되어, 기입 대기 상태가 된다. 호스트 계산기는 기입 데이터를 반도체 기억 장치(10)의 데이터 신호 단자 SDAT에 송신한다. 어드레스 카운터(110)는, 클록 신호 SCK의 하강에 동기하여 카운트 업하므로, 기입 대기 상태 후의, 어드레스 카운터(110)의 카운터값은 08이 된다. 따 라서, 데이터 신호 단자 SDAT를 거쳐 수신한 데이터는, 카운트 업에 따라 메모리 어레이(100)의 어드레스 08H로부터 8비트 단위로 기입된다(단계 Sm208).

본 실시예에서는, 1행 8비트의 메모리 어레이(100)에 대하여, 16비트 길이의 기입 데이터가 기입된다. 기입 처리에 있어서는, 우선, 기입 데이터 DI의 최상위 비트(MSB)로부터 8비트의 데이터가, 클록 신호 SCK의 상승에 동기하여, 8비트 래치 레지스터(170)에 순차적으로 래치된다. 또한, IN/OUT 컨트롤러(120)에 대하여 기입 허가 신호 WEN2가 출력될 때까지는, 클록 신호 SCK의 하강에 동기하여, 메모리 어레이(100)의 제 8 어드레스 이후의 기존 데이터가 순차적으로, 데이터 출력 신호선(데이터 신호 단자 SDA)상에 출력된다. 데이터 출력 신호선상에 출력된 기존 데이터 DE는, 증분 컨트롤러(150)에 입력되고, 8비트 래치 레지스터(170)에 래치된 기입 데이터 DI와 함께, 증분 컨트롤러(150)에 있어서의 기입 데이터 DI가 기존 데이터 DE보다 큰 값인지 여부를 판정하기 위해 이용된다. 이 판단 처리는, 기입 대기 상태 후의 8사이클째의 클록 신호 SCK 상승 후(= 1 또는 Hi)에 실행된다.

기입 허가 신호 WEN2를 수신한 IN/OUT 컨트롤러(120)는, 메모리 어레이(100)에 대한 데이터 전송 방향을 기입 방향으로 변경하고, 8비트 래치 레지스터(170)와 IN/OUT 컨트롤러의 사이에 있어서의 신호선의 하이 임피던스 설정을 해제하여 데이터 전송을 허용한다. 이 결과, 메모리 어레이(100)의 각 비트선에는 기입 데이터 DI의 값(0 또는 1)이 전송된다. 기입/판독 컨트롤러(140)는, 기입 대기 상태 후의 8사이클째의 클록 신호 SCK 상승 후에, 차지 펌프 회로(160)에 대하여 기입 전압의 생성을 요구하고, 생성된 기입 전압은, 열 선택 회로(103)에 의해 선택되어 있는 비트선, 본 실시예에서는 모든 비트선에 인가되고, 이 결과, 8비트 래치 레지스터(170)에 저장되어 있는 8비트의 데이터 「1」과 「0」이, 한 번에 기입 제한 행에 기입된다.

8사이클째의 클록 신호 SCK가 하강하면, 어드레스 카운터(110)의 카운트값이 1개 증분되고, 다음 어드레스(8어드레스분)에 기입되어야할 기입 데이터 DI(2바이트째의 데이터)의 기입이 실행된다. 또한, 8사이클째의 클록 신호 SCK가 하강한 후의 클록ㆍLow 기간에서, 막 기입된 기존 데이터 DE와 기입에 이용된 기입 데이터 DI가 일치하는지 여부의 검증 처리가 실행된다. 즉, 클록ㆍLow 기간의 사이에, 증분 컨트롤러(150)에 구비되어 있는 4비트 카운터(151)에 의해 막 기입된 8비트의 기존 데이터 DE의 어드레스를 지정하기 위한 카운트값이 열 선택 회로(103) 및 행 선택 회로(104)에 대하여 입력된다. 이 결과, IN/OUT 컨트롤러(120)로부터는, 막 기입된 8비트의 기존 데이터 DE가 출력되어, IN/OUT 컨트롤러(120)를 거쳐, 증분 컨트롤러(150)가 구비하는 8비트 내부 레지스터(153)에 저장된다. 증분 컨트롤러(150)는, 8비트 내부 레지스터(153)에 저장되어 있는 8비트의 기존 데이터 DE와 8비트 래치 레지스터(170)에 저장되어 있는 8비트의 기입 데이터 DI가 일치하는지 여부를 검증한다.

본 실시예에서는, 기입 데이터 DI는 16비트 길이의 데이터이며, 기입 제한 행은 2행(8어드레스×2)이므로, 상기 처리가 2번 실행되면, 기입 제한 행에 대한 기입 데이터 DI의 기입은 완료한다. 기입 데이터 DI의 기입 완료 후, 호스트 계산기로부터 리셋 신호 RST(= 0 또는 Low)가 리셋 신호 단자 RSTT에 입력되고, 오퍼레 이션 코드의 접수 대기 상태가 되어, 기입 처리가 종료한다.

또, 호스트 계산기로부터 송출되는 기입 데이터는, 재기입을 소망하는 어드레스에 대응하는 데이터를 제외하고, 메모리 어레이(100)에 현재 저장되어 있는 데이터와 동일한 값(0 또는 1)을 갖고 있다. 즉, 메모리 어레이(100)에 있어서의 재기입 되지 않는 어드레스의 데이터는, 동일한 값에 의해 덮어쓰기 된다.

리셋 신호 RST(= 0 또는 Low)가 입력되면, 어드레스 카운터(110), IN/OUT 컨트롤러(120), ID 비교기(130), 기입/판독 컨트롤러(140) 및 증분 컨트롤러(150)는 초기화된다.

도 7을 참조하여, 본 실시예에 따른 반도체 기억 장치(10)의 응용예에 대하여 설명한다. 도 7은 본 실시예에 따른 반도체 기억 장치의 응용예를 나타내는 설명도이다. 본 실시예에 따른 반도체 기억 장치(10)는, 소비재를 수용하는 수용 용기, 예컨대, 인쇄 기록재로서의 잉크를 수용하는 잉크 수용체(310, 311, 312)에 구비된다. 각 잉크 수용체(310, 311, 312)가 인쇄 장치에 장착되면, 인쇄 장치에 구비되는 호스트 계산기(300)와, 버스 접속된다. 즉, 호스트 계산기(300)로부터의 데이터 신호선 SDA, 클록 신호선 SCK, 리셋 신호선 RST, 정극 전원선 VDD, 및 부극 전원선 VSS는, 각 잉크 수용체(310, 311, 312)에 구비되어 있는 반도체 기억 장치(10)와 접속되어 있다. 이 응용예에서는, 잉크 잔량 또는 잉크 소비량이라고 하는 잉크에 관한 양의 정보가 반도체 기억 장치(10)에 저장된다.

이상 설명한 바와 같이, 본 실시예에 따른 반도체 기억 장치(10)에 의하면, 데이터의 기입시와 데이터의 판독시에는, 어드레스 카운터(110)의 최대 카운트값이 다르므로, 반도체 기억 장치(10)가 복수의 다른 데이터 저장 영역을 구비하는 경우이더라도, 어드레스의 지정에 필요한 회로 구성을 소형화하고, 반도체 기억 장치(10)를 소형화할 수 있다. 즉, 데이터의 기입시에는, 데이터의 기입이 가능한 EEPROM 어레이(101)의 최대 어드레스에 대응하는 값을 최대 카운트값으로서 설정하고, 데이터 판독시에는 마스크 ROM 어레이(102)의 최대 어드레스(논리 어드레스수+가상 어드레스수)에 대응하는 값을 최대 카운트값으로서 설정하므로, 단일 어드레스 카운터(110)에 의해, EEPROM 어레이(101)에 대한 데이터의 기입, EEPROM 어레이(101) 및 마스크 ROM 어레이(102)로부터의 데이터의 판독을 행할 수 있다. 또한, 본 실시예에서는, 메모리 어레이(100)에 있어서의 기억 용량의 최대값이 2ⁿ으로 설정되어 있으므로, 어드레스 카운터(110)로부터 메모리 어레이(100)로 끌어내야할 신호선은 2개로 충분하여, 어드레스를 디코드하기 위한 회로의 간략화를 행할 수 있다. 이에 대하여, 일반적으로는, EEPROM 어레이(101)와 마스크 ROM 어레이(102)의 각각에 대하여 어드레스를 디코드하기 위한 회로 구성을 구비할 필요가 있어, 반도체 기억 장치의 회로 규모가 커진다고 하는 문제가 있다. 또한, 메모리 어레이에 있어서의 기억 용량의 최대값이 2ⁿ이 아닌 경우에는, 어드레스 카운터로부터 메모리 어레이에 끌어내야할 제어선은 3개 이상 필요하므로 회로 규모가 커져 버린다.

또한, 데이터의 기입시에 있어서의 최대 카운트값이 데이터의 판독시에 있어서의 최대 카운트값보다 작으므로, 반도체 기억 장치(10)에 있어서의, 데이터의 기 입 처리 속도의 향상을 도모할 수 있다. 즉, 데이터의 기입은, 데이터의 판독과 비교하여 시간을 요하지만, 데이터의 기입시에는, 데이터의 기입을 할 수 없는 마스크 ROM 어레이(102)에 대한 어드레스 지정 처리를 실행하지 않으므로, 반도체 기억 장치(10)에 있어서의, 데이터의 기입 시간의 단축화를 도모할 수 있다. 한편, 데이터 판독시에는, 마스크 ROM 어레이(102)에 대해서도 어드레스 지정 처리가 실행되므로, EEPROM 어레이(101) 및 마스크 ROM 어레이(102)로부터 소망하는 데이터를 판독할 수 있다.

그 밖의 실시예

(1) 반도체 기억 장치(10)에 있어서의, 데이터의 기입 처리 속도의 향상은, 공장 출하시에 있어서의, EEPROM 영역(101)에 대한 데이터, 식별 정보의 기입 처리시에 더욱 현저해진다. EEPROM 영역(101)에 대하여, 데이터 및 식별 정보가 기입되기 전은, EEPROM 영역(101)의 선두 3비트에는 가상의 식별 정보, 예컨대, 111이 저장되어 있다. 호스트 계산기는, 오퍼레이션 코드의 식별 정보로서, 111을 반도체 기억 장치(10)에 송신하여, EEPROM 어레이(101)에 대한 데이터의 기입을 개시한다. 데이터의 기입은, EEPROM 어레이(101)의 2행째로부터 16행째로의 기입을 지나, 1행째에 대하여 식별 정보를 기입하여 완료한다.

즉, 어드레스 08H로부터 8비트 단위로 데이터가 기입되어, 어드레스 78H(16행째)에 대한 데이터의 기입이 완료하면, 어드레스는 7FH(입력된 클록 펄스수는 128)이므로, 다음 클록 펄스의 입력에 따라 어드레스 카운터(110)에 의해 지정되는 어드레스는, EEPROM 어레이(101)의 선두 어드레스인, 00H가 된다. 호스트 계산기는, 1행째에 기입해야할 정보, 예컨대, 잉크 색, 잉크 종류에 대응하는 식별 정보를 포함하는 8비트의 데이터를 반도체 기억 장치(10)에 대하여 출력한다. 이 결과, EEPR0M 어레이(101)의 1행째에는, 소망하는 식별 정보가 기입된다. 이와 같이, EEPROM 어레이(101)의 1행째에 저장해야할 식별 정보를 최후에 기입함으로써, 통상의 반도체 기억 장치(10)에 대한 액세스 로직을 이용하여, EEPROM 어레이(101)의 프로그래밍(초기 데이터의 기입)을 실행할 수 있다.

또한, EEPROM 어레이(101) 및 마스크 ROM 어레이(102)의 프로그래밍이 정상으로 실행되었는지 여부를 검증할 때에는, 어드레스 카운터(110)의 최대 카운트값은 마스크 ROM 어레이(102)의 최대 어드레스(논리적인 어드레스수+가상적인 어드레스수)로 설정되므로, 마스크 ROM 어레이의 어드레스 BFH까지 데이터의 판독을 실행할 수 있다. 개시된다.

(2) 상기 실시예에서는, 잉크 카트리지를 응용예로서 이용했지만, 이밖에도 토너 카트리지에 있어서도 동일한 효과를 얻을 수 있다. 또한, 선불 카드 등의 통화 상당 정보를 저장하는 매체에 있어서 적용한 경우에도 동일한 효과를 얻을 수 있다.

(3) 상기 실시예에 있어서의 검증 처리는, 4비트 카운터 및 내부 발진기(162)를 이용하여, 8비트 내부 레지스터(153)에 래치되어 있는 기존 데이터 DE1과 8비트 래치 레지스터(170)에 래치되어 있는 기입 DI1을 이용하여 8비트 단위로 실행되더라도 좋다. 혹은, 4비트 카운터(151) 및 8비트 내부 레지스터(153)를 구 비하는 일 없이, 8비트 래치 레지스터(170)로부터 MSB에서 1비트 단위로 방출되는 1바이트째의 기입 데이터 DI1과, 메모리 어레이(100)의 제 1 기입 제한 행으로부터 MSB에서 1비트 단위로 판독되는 기존 데이터 DE1을 1비트 단위로 비교함으로써 실행되더라도 좋다. 이러한 경우에는, 증분 컨트롤러(150)는, 필요 없다.

(4) 상기 실시예에서는, 복수의 다른 데이터 저장 영역을 예로 들어 설명했지만, 예컨대, EEPROM 어레이(101)만을 구비하는 경우에도 적용할 수 있다. 즉, EEPROM 어레이(101)의 소정 행 이후의 재기입이 금지되어 있어, 소정 행까지의 재기입이 실행되는 경우에는, 소정행의 최종 어드레스를 최대 카운트값으로 함으로써, EEPROM 어레이에 있어서의 소정 행 이후의 기입이 방지됨과 아울러, 소정 행까지의 재기입 처리를 신속화할 수 있다.

(5) 상기 실시예에서는, 16비트 길이의 기입 데이터를 예로 들어 설명하고 있지만, 이밖에도, 24비트 길이, 32비트 길이라고 하는, 메모리 어레이(100)의 1행의 비트 길이의 배수의 데이터 길이를 갖는 데이터에 대해서도 마찬가지로 적용할 수 있음과 아울러, 동일한 효과를 얻을 수 있다.

이상, 몇 개의 실시예에 근거하여 본 발명에 대하여 설명하여 왔지만, 상기한 발명의 실시예는, 본 발명의 이해를 용이하게 하기 위한 것이고, 본 발명을 한정하는 것이 아니다. 본 발명은, 그 취지 및 특허청구의 범위를 일탈하는 일 없이, 변경, 개량될 수 있음과 아울러, 본 발명에는 그 등가물이 포함되는 것은 물론 이다.

Claims

반도체 기억 장치로서,

카운트값을 계수하여 액세스의 대상이 되는 대상 어드레스를 지정함과 아울러, 데이터의 판독시와 기입시에 최대 카운트값이 다른 어드레스 카운터와,

상기 어드레스 카운터에 의해 지정된 대상 어드레스에 이를 때까지 순차적으로 액세스되는 비휘발성 메모리 어레이와,

상기 메모리 어레이의 상기 대상 어드레스로부터 소정의 어드레스 단위로 기입 데이터를 기입하는 데이터 기입 수단과,

상기 메모리 어레이의 대상 어드레스로부터 데이터를 판독하는 데이터 판독 수단

을 구비하는 반도체 기억 장치.
제 1 항에 있어서,

상기 어드레스 카운터는, 각 상기 최대 카운트값까지 카운트값을 계수한 후, 상기 메모리 어레이의 선두 어드레스를 지정하는 반도체 기억 장치.
제 2 항에 있어서,

상기 어드레스 카운터는, 상기 반도체 기억 장치의 외부로부터 입력되는 외부 클록 신호에 동기하여 상기 외부 클록 신호수를 계수하는 반도체 기억 장치.
제 1 항에 있어서,

상기 메모리 어레이는, 제 1 최종 어드레스를 갖는 제 1 저장 영역과, 제 2 최종 어드레스를 가짐과 아울러 상기 제 1 저장 영역에 계속되는 제 2 저장 영역을 구비하되,

상기 기입시의 최대 카운트값은, 상기 제 1 최종 어드레스에 대응하는 카운트값이고,

상기 판독시의 최대 카운트값은, 상기 제 2 최종 어드레스에 대응하는 카운트값에 소정값을 더한 값인

반도체 기억 장치.
제 4 항에 있어서,

상기 어드레스 카운터는, 각 상기 최대 카운트값까지 계수한 후, 상기 메모리 어레이에 있어서의 상기 제 1 저장 영역의 선두 어드레스를 지정하는 반도체 기억 장치.
제 5 항에 있어서,

상기 제 1 저장 영역은 데이터의 기입이 가능한 저장 영역이고,

상기 제 2 저장 영역은 데이터의 판독만이 가능한 저장 영역인

반도체 기억 장치.
제 6 항에 있어서,

상기 제 1 저장 영역은 128비트의 데이터를 저장 가능한 저장 영역이고,

상기 제 2 저장 영역은 64비트의 데이터를 저장 가능한 저장 영역이며,

상기 어드레스 카운터는 8비트의 어드레스 카운터이며, 기입시에는 8비트째의 값이 1을 취한 후에, 상기 제 1 저장 영역의 선두 어드레스를 지정하고, 판독시에는 8비트의 값이 모두 1을 취한 후에, 상기 제 1 저장 영역의 선두 어드레스를 지정하는

반도체 기억 장치.
인쇄 장치에 착탈 가능하게 장착되는, 인쇄 기록재를 수용하는 인쇄 기록재 용기로서,

상기 인쇄 기록재를 수용하는 수용부와,

청구항 1 내지 청구항 7 중 어느 한 항에 기재된 반도체 기억 장치

를 구비하는 인쇄 기록재 수용체.
인쇄 장치와,

인쇄 장치에 착탈 가능하게 장착되는 청구항 8에 기재된 인쇄 기록재 용기

를 구비하는 인쇄 시스템으로서,

상기 인쇄 장치는, 상기 인쇄 기록재 용기에 장착되는 반도체 기억 장치와 데이터 신호선, 클록 신호선, 리셋 신호선, 정극 전원선, 및 부극 전원선을 거쳐 버스 접속되는 호스트 계산기로서, 인쇄 장치에 있어서 소비된 인쇄 기록재에 관한 양(量)의 정보를 상기 반도체 기억 장치에 송신하는 호스트 계산기를 구비하고,

상기 인쇄 기록재 용기에 장착되어 있는 반도체 기억 장치는, 수신한 인쇄 기록재에 관한 양의 정보를 상기 메모리 어레이에 저장하는

인쇄 시스템.
외부 클록에 동기하여 계수하는 어드레스 카운터에 의해 지정된 대상 어드레스에 이를 때까지 순차적으로 액세스되는 비휘발성 메모리 어레이를 구비하는 반도체 기억 장치에 있어서의 어드레스 관리 방법으로서,

상기 메모리 어레이에 대한 액세스의 요구가, 기입 요구 또는 판독 요구 중 어느 것인지 판단하고,

상기 액세스의 요구가 기입 요구이고, 상기 외부 클록을 제 1 최대 카운트값까지 계수한 경우에는, 상기 메모리 어레이의 선두 어드레스를 지정하고,

상기 액세스의 요구가 판독 요구이고, 상기 외부 클록을 상기 제 1 최대 카운트값보다 큰 제 2 최대 카운트값까지 계수한 경우에는, 상기 메모리 어레이의 선두 어드레스를 지정하는

방법.