JPS61213943A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS61213943A JPS61213943A JP60055564A JP5556485A JPS61213943A JP S61213943 A JPS61213943 A JP S61213943A JP 60055564 A JP60055564 A JP 60055564A JP 5556485 A JP5556485 A JP 5556485A JP S61213943 A JPS61213943 A JP S61213943A
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- JP
- Japan
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- rom
- capacity
- address
- decoding circuit
- memory map
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にメモリ回路
のチップ選択信号を発生する回路に関する０ 〔従来の技術〕 従来、マイクロコンビエータにおいては、アドレスデコ
ード回路により、チップ選択信号’ｋＲ生して読出し専
用メモリ（ＲＯＭ）を選択しておシ、一つのチップ選択
信号を一種類のメモリマツプに対応させることによって
記憶空間を割夛肖てていたＯ 〔発明が解決しようとする問題点〕 上述した従来のマイクロコンピュータにおいては、読出
し専用メモＩＪ （ＲＯＭ）の容量の変更によりメモリ
マップが変更された場合には、アドレスデコード回路を
ジャンパー線等により変更しなけｎば正しいチップ選択
信号が出力さｎないという欠点がある。
のチップ選択信号を発生する回路に関する０ 〔従来の技術〕 従来、マイクロコンビエータにおいては、アドレスデコ
ード回路により、チップ選択信号’ｋＲ生して読出し専
用メモリ（ＲＯＭ）を選択しておシ、一つのチップ選択
信号を一種類のメモリマツプに対応させることによって
記憶空間を割夛肖てていたＯ 〔発明が解決しようとする問題点〕 上述した従来のマイクロコンピュータにおいては、読出
し専用メモＩＪ （ＲＯＭ）の容量の変更によりメモリ
マップが変更された場合には、アドレスデコード回路を
ジャンパー線等により変更しなけｎば正しいチップ選択
信号が出力さｎないという欠点がある。
本発明のマイクロコンピュータは、接続さ扛たＲＯＭの
容量！識別する手段と、自動的にＲＯＭの容量に適応し
たチップ選択信号を発生するアドレスデコード回路とを
有する。
容量！識別する手段と、自動的にＲＯＭの容量に適応し
たチップ選択信号を発生するアドレスデコード回路とを
有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
図において、マイクロプロセッサ１は、１６ビツトのア
ドレスバス１１（ＡＯ〜Ａ１５）ト８ヒツト（Ｄデータ
バス１２とを有し、アドレスバス１１の上位３ビツトは
アドレスデコード回路２に接続さ扛ている。また、マイ
クロプロセッサ１の出力ポートからアドレスデコード回
路２へ制御信号が出力さｎる。アドレスバスとデータバ
スにはＲＯＭ３ＲＯＭ４とが接続さｎており、それぞ牡
のＲＯＭのチップ選択信号は、アドレスデコード回路２
が発生する。
ドレスバス１１（ＡＯ〜Ａ１５）ト８ヒツト（Ｄデータ
バス１２とを有し、アドレスバス１１の上位３ビツトは
アドレスデコード回路２に接続さ扛ている。また、マイ
クロプロセッサ１の出力ポートからアドレスデコード回
路２へ制御信号が出力さｎる。アドレスバスとデータバ
スにはＲＯＭ３ＲＯＭ４とが接続さｎており、それぞ牡
のＲＯＭのチップ選択信号は、アドレスデコード回路２
が発生する。
第２図は本実施例に使用するＲＯＭ３．４のメモリマツ
プを示し、２０は、８キロバイトのＲＯＭを使用した場
合、３０は１６キロバイトのＲＯＭｔｌ−使用した場合
のものである。本実施例においては、この２つの場合に
つき、アドレスデコード回路２は自動的にそｎぞｎの場
合に適応したチップ選択信号を出力する。第３図（ａ）
はアドレスデコード回路２を、同（ｂ）はその動作の論
理を示す図である。
プを示し、２０は、８キロバイトのＲＯＭを使用した場
合、３０は１６キロバイトのＲＯＭｔｌ−使用した場合
のものである。本実施例においては、この２つの場合に
つき、アドレスデコード回路２は自動的にそｎぞｎの場
合に適応したチップ選択信号を出力する。第３図（ａ）
はアドレスデコード回路２を、同（ｂ）はその動作の論
理を示す図である。
アドレスデコード回路２はアドレスバスの上位３ピツ）
Ａ１５ 、Ａ１４．Ａ１３のアドレス信号とマイクロプ
ロセッサ１の出力ポートから制御信号が印加さ扛、ＲＯ
Ｍ３ 、ＲＯＭ４ヘチップ選択伯号を出力する。図中、
ＯＮ、ＯＦＦはチップ選択信号の状態を示し、ＯＮのと
き所定のＲＯＭが選択さ扛る。制御信号が１″の場合に
は、第２図のメモリマツプ２０の記憶容量を有するＲＯ
Ｍ３．４４−選択するためのチップ選択信号を出力し、
制御信号が１の場合にはメモリマツプ３０の記憶容量を
有するＲＯＭ３．４を選択するためのチップ選択信号を
出力する。ＲＯＭ３．４ には、容量を識別するための
情報が書き込まれてお）、マイクロプロセッサ１は、そ
の識別情報を読み込み、ＲＯＭ３．４の容量に対応する
制御信号を出力する。本実施例においては、アドレス０
ＯＯＯＨ〜ＩＦＦＦＨに対しては制御信号が０であって
も１であってもアクセスできるので、このアドレスの記
憶領域に識別情報と、第４図のフローチャートであられ
さ詐るプログラムを格納しておく。したがってマイクロ
プロセッサ１が処理を始めＲＯＭの内容をアドレス順に
読み出すと、ＲＯＭの容量に応じ制御信号が特定さ３．
ＲＯＭの選択が正常に行わｎる０すなわち、最初マイク
ロプロセッサ１はメモリマツプ２０（又は３０）のＲＯ
Ｍ３の内容を初期番地から読み出しＲＯＭ容量識別情報
を読込む。こｎによりマイクロプロセッサ１はＲＯＭ３
がメモリマツプ２０（又は３０）の記憶領域を有するも
のと判定し、出力ポートよ勺制御信号＠０′（又は′″
１”）をアドレスデコード回路２に印加する。こｎによ
りアドレスデコード回路はアドレス信号Ａ１３ 、 Ａ
１４゜Ａ１５に応じメモリマツプ２０（又は３０）のＲ
ＯＭ３゜ＲＯＭＪを切換える。
Ａ１５ 、Ａ１４．Ａ１３のアドレス信号とマイクロプ
ロセッサ１の出力ポートから制御信号が印加さ扛、ＲＯ
Ｍ３ 、ＲＯＭ４ヘチップ選択伯号を出力する。図中、
ＯＮ、ＯＦＦはチップ選択信号の状態を示し、ＯＮのと
き所定のＲＯＭが選択さ扛る。制御信号が１″の場合に
は、第２図のメモリマツプ２０の記憶容量を有するＲＯ
Ｍ３．４４−選択するためのチップ選択信号を出力し、
制御信号が１の場合にはメモリマツプ３０の記憶容量を
有するＲＯＭ３．４を選択するためのチップ選択信号を
出力する。ＲＯＭ３．４ には、容量を識別するための
情報が書き込まれてお）、マイクロプロセッサ１は、そ
の識別情報を読み込み、ＲＯＭ３．４の容量に対応する
制御信号を出力する。本実施例においては、アドレス０
ＯＯＯＨ〜ＩＦＦＦＨに対しては制御信号が０であって
も１であってもアクセスできるので、このアドレスの記
憶領域に識別情報と、第４図のフローチャートであられ
さ詐るプログラムを格納しておく。したがってマイクロ
プロセッサ１が処理を始めＲＯＭの内容をアドレス順に
読み出すと、ＲＯＭの容量に応じ制御信号が特定さ３．
ＲＯＭの選択が正常に行わｎる０すなわち、最初マイク
ロプロセッサ１はメモリマツプ２０（又は３０）のＲＯ
Ｍ３の内容を初期番地から読み出しＲＯＭ容量識別情報
を読込む。こｎによりマイクロプロセッサ１はＲＯＭ３
がメモリマツプ２０（又は３０）の記憶領域を有するも
のと判定し、出力ポートよ勺制御信号＠０′（又は′″
１”）をアドレスデコード回路２に印加する。こｎによ
りアドレスデコード回路はアドレス信号Ａ１３ 、 Ａ
１４゜Ａ１５に応じメモリマツプ２０（又は３０）のＲ
ＯＭ３゜ＲＯＭＪを切換える。
以上説明したように本発明は、アドレスデコード回路に
対しＲＯＭ容量に対応した制御信号を出力することによ
ル、自動的にＲＯＭ容量に適応したチップ選択信号を発
生するので、ＲＯＭの容量を回路を変更することなしに
変更できるという効果がある。
対しＲＯＭ容量に対応した制御信号を出力することによ
ル、自動的にＲＯＭ容量に適応したチップ選択信号を発
生するので、ＲＯＭの容量を回路を変更することなしに
変更できるという効果がある。
第１図は本発明の実”施例のブロック図、第２図は第１
図に示す実施例に使用するＲＯＭのメモリマツプ、第３
図（ａ）はアドレスデコード回路、同（ｂ）はその動作
論理を示す図、第４図は第１図に使用するアドレスデコ
ード回路に対する制御信号を決定するためのフローチャ
ートである。 １・・・・・・マイクロプロセッサ、２・・・・・・ア
ドレスデ”−°°”、 ３ 、４−ＲＯ“ｏ （、
，，，，，，’：’：。 代理人 弁理士 内 原 番’、−ｙ″′第
４図
図に示す実施例に使用するＲＯＭのメモリマツプ、第３
図（ａ）はアドレスデコード回路、同（ｂ）はその動作
論理を示す図、第４図は第１図に使用するアドレスデコ
ード回路に対する制御信号を決定するためのフローチャ
ートである。 １・・・・・・マイクロプロセッサ、２・・・・・・ア
ドレスデ”−°°”、 ３ 、４−ＲＯ“ｏ （、
，，，，，，’：’：。 代理人 弁理士 内 原 番’、−ｙ″′第
４図
Claims (1)
- 複数の読出し専用メモリを接続したマイクロコンピュー
タにおいて、接続された前記読出し専用メモリの容量を
識別する手段と、前記手段により識別された読出し専用
メモリの容量に適応したチップ選択信号を発生するアド
レスデコード回路とを有するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055564A JPS61213943A (ja) | 1985-03-19 | 1985-03-19 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055564A JPS61213943A (ja) | 1985-03-19 | 1985-03-19 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61213943A true JPS61213943A (ja) | 1986-09-22 |
Family
ID=13002198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60055564A Pending JPS61213943A (ja) | 1985-03-19 | 1985-03-19 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120127A (ja) * | 1991-10-30 | 1993-05-18 | Sharp Corp | メモリ装置 |
| JP2007035120A (ja) * | 2005-07-25 | 2007-02-08 | Seiko Epson Corp | シーケンシャルアクセスメモリ |
-
1985
- 1985-03-19 JP JP60055564A patent/JPS61213943A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120127A (ja) * | 1991-10-30 | 1993-05-18 | Sharp Corp | メモリ装置 |
| JP2007035120A (ja) * | 2005-07-25 | 2007-02-08 | Seiko Epson Corp | シーケンシャルアクセスメモリ |
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