JPH05120127A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH05120127A JPH05120127A JP28511791A JP28511791A JPH05120127A JP H05120127 A JPH05120127 A JP H05120127A JP 28511791 A JP28511791 A JP 28511791A JP 28511791 A JP28511791 A JP 28511791A JP H05120127 A JPH05120127 A JP H05120127A
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Abstract
(57)【要約】
【目的】 メモリ素子の容量が異なっても、アドレス空
間に連続して配置することが容易なメモリ装置を提供す
る。 【構成】 メモリ装置５１には、ＣＰＵ５２および拡張
アドレス回路５３からアドレス信号Ａ０〜ＡＮが与えら
れる。ＲＯＭ６１〜６ＫおよびＲＡＭ７１〜７Ｌのメモ
リ容量は、デバイスメモリ容量設定回路５５に設定され
る。チップセレクト回路６０には、最小容量のメモリ素
子が実装されるときに、チップセレクト信号ＣＳをデコ
ードして発生させるために必要な上位アドレス信号ＡＪ
〜ＡＮが与えられる。デバイスメモリ容量設定回路５５
からのデバイス容量信号ＤＳ０〜Ｘは、最小容量を基準
とした値を示す。チップセレクト回路６０は、容量信号
に基づいて、その容量を単位としてＲＯＭ６１〜６Ｋお
よびＲＡＭ７１〜７Ｌを選択するチップセレクト信号Ｒ
ＯＭ１ＣＳ〜ＲＯＭＫＣＳおよびＲＡＭ１ＣＳ〜ＲＡＭ
ＬＣＳを発生する。
間に連続して配置することが容易なメモリ装置を提供す
る。 【構成】 メモリ装置５１には、ＣＰＵ５２および拡張
アドレス回路５３からアドレス信号Ａ０〜ＡＮが与えら
れる。ＲＯＭ６１〜６ＫおよびＲＡＭ７１〜７Ｌのメモ
リ容量は、デバイスメモリ容量設定回路５５に設定され
る。チップセレクト回路６０には、最小容量のメモリ素
子が実装されるときに、チップセレクト信号ＣＳをデコ
ードして発生させるために必要な上位アドレス信号ＡＪ
〜ＡＮが与えられる。デバイスメモリ容量設定回路５５
からのデバイス容量信号ＤＳ０〜Ｘは、最小容量を基準
とした値を示す。チップセレクト回路６０は、容量信号
に基づいて、その容量を単位としてＲＯＭ６１〜６Ｋお
よびＲＡＭ７１〜７Ｌを選択するチップセレクト信号Ｒ
ＯＭ１ＣＳ〜ＲＯＭＫＣＳおよびＲＡＭ１ＣＳ〜ＲＡＭ
ＬＣＳを発生する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータなどから
発生されるアドレス信号によって記憶領域が指定される
メモリ装置に関する。
発生されるアドレス信号によって記憶領域が指定される
メモリ装置に関する。
【０００２】
【従来の技術】従来からのメモリ装置１を含むコンピュ
ータ装置の構成を図４に示す。メモリ装置１は、中央処
理装置（以下、「ＣＰＵ」と略称する。）２および拡張
アドレス回路３からアドレスバス４を介して導出される
アドレス信号によってアクセスされる。ＣＰＵ２は、予
め定める数のビット数を有するアドレス信号を発生す
る。拡張アドレス回路３は、いわゆるメモリマネージメ
ントユニット（略称「ＭＭＵ」）など、アドレス信号の
上位ビットを拡張して、アドレス信号のビット数を増加
させる。このようにしてアドレスバス４には、Ｎ＋１ビ
ットのアドレス信号Ａ０〜ＡＮが導出される。
ータ装置の構成を図４に示す。メモリ装置１は、中央処
理装置（以下、「ＣＰＵ」と略称する。）２および拡張
アドレス回路３からアドレスバス４を介して導出される
アドレス信号によってアクセスされる。ＣＰＵ２は、予
め定める数のビット数を有するアドレス信号を発生す
る。拡張アドレス回路３は、いわゆるメモリマネージメ
ントユニット（略称「ＭＭＵ」）など、アドレス信号の
上位ビットを拡張して、アドレス信号のビット数を増加
させる。このようにしてアドレスバス４には、Ｎ＋１ビ
ットのアドレス信号Ａ０〜ＡＮが導出される。
【０００３】メモリ装置１内で、アドレスバス４のうち
の上位ビットＡＭ〜ＡＮは、チップセレクト回路１０に
与えられる。メモリ装置１には、読出し専用メモリ（以
下、「ＲＯＭ」と略称する。）１１〜１Ｋと、ランダム
アクセスメモリ（以下、「ＲＡＭ」と略称する。）２１
〜２Ｌとが実装される。チップセレクト回路１０は、上
位アドレスＡＭ〜ＡＮによって、ＲＯＭ１１〜１Ｋまた
はＲＡＭ２１〜２Ｌのうちの１つのみを選択して能動化
する。選択された素子は、データバスを介してＣＰＵ２
とデータ交換可能となる。
の上位ビットＡＭ〜ＡＮは、チップセレクト回路１０に
与えられる。メモリ装置１には、読出し専用メモリ（以
下、「ＲＯＭ」と略称する。）１１〜１Ｋと、ランダム
アクセスメモリ（以下、「ＲＡＭ」と略称する。）２１
〜２Ｌとが実装される。チップセレクト回路１０は、上
位アドレスＡＭ〜ＡＮによって、ＲＯＭ１１〜１Ｋまた
はＲＡＭ２１〜２Ｌのうちの１つのみを選択して能動化
する。選択された素子は、データバスを介してＣＰＵ２
とデータ交換可能となる。
【０００４】チップセレクト回路１０は、ＲＯＭ１〜Ｒ
ＯＭＫのうちの１つを選択するときには、ＲＯＭ１ＣＳ
〜ＲＯＭＫＣＳ信号のうちの１つを能動化する。ＲＡＭ
１〜ＲＡＭＬのうちの１つを選択するときには、ＲＡＭ
１ＣＳ〜ＲＡＭＬＣＳ信号のうちの１つを能動化する。
ＲＯＭ１ＣＳ〜ＲＯＭＫＣＳまたはＲＡＭ１ＣＳ〜ＲＡ
ＭＬＣＳ信号の能動化は、上位アドレス信号ＡＭ〜ＡＮ
のデコードによって行う。下位アドレス信号Ａ０〜ＡＭ
−１は、ＲＯＭ１〜ＲＯＭＫおよびＲＡＭ１〜ＲＡＭＬ
に共通に与える。
ＯＭＫのうちの１つを選択するときには、ＲＯＭ１ＣＳ
〜ＲＯＭＫＣＳ信号のうちの１つを能動化する。ＲＡＭ
１〜ＲＡＭＬのうちの１つを選択するときには、ＲＡＭ
１ＣＳ〜ＲＡＭＬＣＳ信号のうちの１つを能動化する。
ＲＯＭ１ＣＳ〜ＲＯＭＫＣＳまたはＲＡＭ１ＣＳ〜ＲＡ
ＭＬＣＳ信号の能動化は、上位アドレス信号ＡＭ〜ＡＮ
のデコードによって行う。下位アドレス信号Ａ０〜ＡＭ
−１は、ＲＯＭ１〜ＲＯＭＫおよびＲＡＭ１〜ＲＡＭＬ
に共通に与える。
【０００５】
【発明が解決しようとする課題】図４図示の従来からの
メモリ装置１においては、ＲＯＭ１１〜１ＫおよびＲＡ
Ｍ２１〜２Ｌの容量は、それぞれ予め定める大きさの素
子を使用することを前提にアドレス空間に配置し、チッ
プセレクト信号ＲＯＭ１ＣＳ〜ＲＯＭＫＣＳ，ＲＡＭ１
ＣＳ〜ＲＡＭＬＣＳを発生させる。メモリ素子１１〜１
Ｋ，２１〜２Ｌの容量は、必要とするメモリ容量、メモ
リ装置１を実装するプリント配線基板の面積および製造
コストなどを考慮して定められる。ＲＯＭ１１〜１Ｋに
はＣＰＵ２が動作するプログラムやデータが記憶され、
ＲＡＭ２１〜２Ｌは動作プログラムのワークエリアなど
として使用される。ＣＰＵ２の能力を最大限に発揮させ
るためには、ＲＯＭ１１〜１ＫおよびＲＡＭ２１〜２Ｌ
を最大限に実装する必要がある。
メモリ装置１においては、ＲＯＭ１１〜１ＫおよびＲＡ
Ｍ２１〜２Ｌの容量は、それぞれ予め定める大きさの素
子を使用することを前提にアドレス空間に配置し、チッ
プセレクト信号ＲＯＭ１ＣＳ〜ＲＯＭＫＣＳ，ＲＡＭ１
ＣＳ〜ＲＡＭＬＣＳを発生させる。メモリ素子１１〜１
Ｋ，２１〜２Ｌの容量は、必要とするメモリ容量、メモ
リ装置１を実装するプリント配線基板の面積および製造
コストなどを考慮して定められる。ＲＯＭ１１〜１Ｋに
はＣＰＵ２が動作するプログラムやデータが記憶され、
ＲＡＭ２１〜２Ｌは動作プログラムのワークエリアなど
として使用される。ＣＰＵ２の能力を最大限に発揮させ
るためには、ＲＯＭ１１〜１ＫおよびＲＡＭ２１〜２Ｌ
を最大限に実装する必要がある。
【０００６】図５（１）は、メモリ空間にＲＯＭエリア
とＲＡＭエリアとを最大限に実装するときのアドレスマ
ップを示す。ＲＯＭエリアはＫ個のＲＯＭ１１〜１Ｋで
構成し、ＲＡＭエリアはＬ個のＲＡＭ２１〜２Ｌで構成
する。
とＲＡＭエリアとを最大限に実装するときのアドレスマ
ップを示す。ＲＯＭエリアはＫ個のＲＯＭ１１〜１Ｋで
構成し、ＲＡＭエリアはＬ個のＲＡＭ２１〜２Ｌで構成
する。
【０００７】ＣＰＵ２が動作するプログラムによって
は、図５（１）に示すように最大限にメモリを実装する
必要はない。メモリ容量を減少させることによって、製
造コストの低下を図ることができる。メモリの容量を減
少させるには、メモリ素子自体の容量を減少させる方法
と、メモリ素子の実装個数を減少させる方法とがある。
は、図５（１）に示すように最大限にメモリを実装する
必要はない。メモリ容量を減少させることによって、製
造コストの低下を図ることができる。メモリの容量を減
少させるには、メモリ素子自体の容量を減少させる方法
と、メモリ素子の実装個数を減少させる方法とがある。
【０００８】図４図示のメモリ装置１においては、メモ
リ素子の容量を減少させると、図５（２）に斜線を施し
て示すような、メモリの不連続空間が発生する。図５
（２）は、メモリ素子の容量が半分になるときの状態を
示す。斜線を付して示す部分は未使用であるけれども、
基本メモリ構成ではチップセレクト信号が発生している
ので、実装されているメモリのイメージ空間となる。こ
のようなメモリの不連続空間が存在すると、ＣＰＵ２の
動作が異常となる可能性がある。ＣＰＵ２が不連続空間
の部分をアクセスすると、本来のアドレス空間ではない
プログラムを実行することとなり、特にアドレスに依存
するプログラムは正常に動作しなくなってしまうおそれ
がある。
リ素子の容量を減少させると、図５（２）に斜線を施し
て示すような、メモリの不連続空間が発生する。図５
（２）は、メモリ素子の容量が半分になるときの状態を
示す。斜線を付して示す部分は未使用であるけれども、
基本メモリ構成ではチップセレクト信号が発生している
ので、実装されているメモリのイメージ空間となる。こ
のようなメモリの不連続空間が存在すると、ＣＰＵ２の
動作が異常となる可能性がある。ＣＰＵ２が不連続空間
の部分をアクセスすると、本来のアドレス空間ではない
プログラムを実行することとなり、特にアドレスに依存
するプログラムは正常に動作しなくなってしまうおそれ
がある。
【０００９】本発明の目的は、メモリ素子の容量が異な
ってもメモリ素子間でメモリ空間の不連続が生じないメ
モリ装置を提供することである。
ってもメモリ素子間でメモリ空間の不連続が生じないメ
モリ装置を提供することである。
【００１０】
【課題を解決するための手段】本発明は、複数のメモリ
素子を予め定めるビット数のアドレス信号によって指定
される連続したアドレス空間に配置して構成するメモリ
装置において、実装されるメモリ素子の容量を設定し、
設定容量を表す容量信号を導出する容量設定手段と、ア
ドレス信号および容量設定手段からの容量信号に応答
し、実装されるメモリ素子の容量毎に、メモリ素子を能
動化するための素子選択信号を導出する素子選択手段と
を含むことを特徴とするメモリ装置である。
素子を予め定めるビット数のアドレス信号によって指定
される連続したアドレス空間に配置して構成するメモリ
装置において、実装されるメモリ素子の容量を設定し、
設定容量を表す容量信号を導出する容量設定手段と、ア
ドレス信号および容量設定手段からの容量信号に応答
し、実装されるメモリ素子の容量毎に、メモリ素子を能
動化するための素子選択信号を導出する素子選択手段と
を含むことを特徴とするメモリ装置である。
【００１１】
【作用】本発明に従えば、メモリ装置は複数のメモリ素
子を予め定めるビット数のアドレス信号によって指定さ
れる連続したアドレス空間に配置する。メモリ装置に
は、さらに容量設定手段と素子選択手段とが含まれる。
容量設定手段は、実装されるメモリ素子の容量を設定
し、設定容量を表す容量信号を導出する。素子選択手段
は、アドレス信号および容量設定手段からの容量信号に
応答し、実装されるメモリ素子の容量毎に、メモリ素子
を能動化するための素子選択信号を導出する。素子選択
信号によってメモリ素子が順次選択されるように配置す
ることによって、メモリ素子の容量が異なっても連続し
たメモリ素子が実装されているアドレス空間を確保する
ことができる。
子を予め定めるビット数のアドレス信号によって指定さ
れる連続したアドレス空間に配置する。メモリ装置に
は、さらに容量設定手段と素子選択手段とが含まれる。
容量設定手段は、実装されるメモリ素子の容量を設定
し、設定容量を表す容量信号を導出する。素子選択手段
は、アドレス信号および容量設定手段からの容量信号に
応答し、実装されるメモリ素子の容量毎に、メモリ素子
を能動化するための素子選択信号を導出する。素子選択
信号によってメモリ素子が順次選択されるように配置す
ることによって、メモリ素子の容量が異なっても連続し
たメモリ素子が実装されているアドレス空間を確保する
ことができる。
【００１２】
【実施例】図１は、本発明の一実施例のメモリ装置５１
に関連する構成を示すブロック図である。ＣＰＵ５２お
よび拡張アドレス回路５３からは、アドレスバス５４を
介してＮ＋１ビットのアドレス信号Ａ０〜ＡＮが導出さ
れる。
に関連する構成を示すブロック図である。ＣＰＵ５２お
よび拡張アドレス回路５３からは、アドレスバス５４を
介してＮ＋１ビットのアドレス信号Ａ０〜ＡＮが導出さ
れる。
【００１３】メモリ装置５１内には、デバイスメモリ容
量設定回路５５、チップセレクト回路６０、ＲＯＭ６１
〜６ＫおよびＲＡＭ７１〜７Ｌが含まれる。デバイスメ
モリ容量設定回路５５は、ＲＯＭ６１〜６ＫおよびＲＡ
Ｍ７１〜７Ｌの記憶容量を設定する。デバイスメモリ容
量設定回路５５からは、メモリ容量を表す信号ＤＳ０〜
Ｘが導出される。記憶容量を表す信号ＤＳ０〜Ｘは、Ｒ
ＯＭおよびＲＡＭとして実装される可能性のあるメモリ
素子の最小容量を基準とした倍数を表す。
量設定回路５５、チップセレクト回路６０、ＲＯＭ６１
〜６ＫおよびＲＡＭ７１〜７Ｌが含まれる。デバイスメ
モリ容量設定回路５５は、ＲＯＭ６１〜６ＫおよびＲＡ
Ｍ７１〜７Ｌの記憶容量を設定する。デバイスメモリ容
量設定回路５５からは、メモリ容量を表す信号ＤＳ０〜
Ｘが導出される。記憶容量を表す信号ＤＳ０〜Ｘは、Ｒ
ＯＭおよびＲＡＭとして実装される可能性のあるメモリ
素子の最小容量を基準とした倍数を表す。
【００１４】チップセレクト回路６０には、アドレスバ
ス５４から、最小容量のメモリを実装したときに、素子
選択信号であるチップセレクト信号ＣＳを導出するため
の上位アドレス信号ＡＪ〜ＡＮが与えられる。たとえ
ば、８ビットのデータで容量が６４Ｋビットのメモリ素
子を実装するときには、８Ｋビット毎にメモリ空間を割
当てることができる。このため、チップセレクト回路６
０には、Ａ１３以上のアドレス信号を与える。
ス５４から、最小容量のメモリを実装したときに、素子
選択信号であるチップセレクト信号ＣＳを導出するため
の上位アドレス信号ＡＪ〜ＡＮが与えられる。たとえ
ば、８ビットのデータで容量が６４Ｋビットのメモリ素
子を実装するときには、８Ｋビット毎にメモリ空間を割
当てることができる。このため、チップセレクト回路６
０には、Ａ１３以上のアドレス信号を与える。
【００１５】各ＲＯＭ６１〜６ＫおよびＲＡＭ７１〜７
Ｌには、前述の６４Ｋビットのメモリ素子を実装すると
きには、Ａ０〜Ａ１２のアドレス信号を与えればよいけ
れども、本実施例では、さらに上位のアドレス信号をも
追加しておく。追加するアドレス信号は、たとえば１６
倍の１Ｍビットのメモリ素子を使用する可能性を考慮す
るときは、４ビットとする。すなわち、Ｊの値は１２で
あり、αの値は４とする。
Ｌには、前述の６４Ｋビットのメモリ素子を実装すると
きには、Ａ０〜Ａ１２のアドレス信号を与えればよいけ
れども、本実施例では、さらに上位のアドレス信号をも
追加しておく。追加するアドレス信号は、たとえば１６
倍の１Ｍビットのメモリ素子を使用する可能性を考慮す
るときは、４ビットとする。すなわち、Ｊの値は１２で
あり、αの値は４とする。
【００１６】図２は、図１図示の実施例によって実現さ
れるメモリ空間の状態を示す。図２（１）は、メモリ空
間をＲＯＭエリアとＲＡＭエリアとに分割し、それぞれ
のエリアを最小容量のメモリ素子を前提として、Ｋおよ
びＬブロックに分割した状態を示す。最小容量のメモリ
素子を実装するときには、ＲＯＭエリアには、ＲＯＭＢ
１〜ＲＯＭＢＫのメモリ素子が実装され、ＲＡＭエリア
にはＲＡＭＢ１〜ＲＡＭＢＬのメモリ素子が実装可能で
ある。
れるメモリ空間の状態を示す。図２（１）は、メモリ空
間をＲＯＭエリアとＲＡＭエリアとに分割し、それぞれ
のエリアを最小容量のメモリ素子を前提として、Ｋおよ
びＬブロックに分割した状態を示す。最小容量のメモリ
素子を実装するときには、ＲＯＭエリアには、ＲＯＭＢ
１〜ＲＯＭＢＫのメモリ素子が実装され、ＲＡＭエリア
にはＲＡＭＢ１〜ＲＡＭＢＬのメモリ素子が実装可能で
ある。
【００１７】図２（２）および図２（３）は、２つのＲ
ＯＭを実装し、その容量が基本容量のときとその２倍の
容量のときとがある場合を示す。図２（２）は、ＤＳ０
＝０で実装されるメモリ素子の容量が基本容量のときを
示す。図２（３）はＤＳ０＝１のときで、実装されるメ
モリ素子の容量が基本容量の２倍であるときを示す。
ＯＭを実装し、その容量が基本容量のときとその２倍の
容量のときとがある場合を示す。図２（２）は、ＤＳ０
＝０で実装されるメモリ素子の容量が基本容量のときを
示す。図２（３）はＤＳ０＝１のときで、実装されるメ
モリ素子の容量が基本容量の２倍であるときを示す。
【００１８】チップセレクト回路６０からは、実装され
るメモリ容量を単位としてチップセレクト信号ＲＯＭ１
ＣＳおよびＲＯＭ２ＣＳが導出されるので、２つのＲＯ
Ｍが配置されるメモリ空間は連続して設定される。プロ
グラムが不連続になったりすると、ＣＰＵ５２の動作が
異常になったりするので、メモリ素子の空間が不連続に
なるようなときには、プログラムの作成が困難となるけ
れども、本実施例によればメモリ素子間にわたるプログ
ラムの作成も容易である。
るメモリ容量を単位としてチップセレクト信号ＲＯＭ１
ＣＳおよびＲＯＭ２ＣＳが導出されるので、２つのＲＯ
Ｍが配置されるメモリ空間は連続して設定される。プロ
グラムが不連続になったりすると、ＣＰＵ５２の動作が
異常になったりするので、メモリ素子の空間が不連続に
なるようなときには、プログラムの作成が困難となるけ
れども、本実施例によればメモリ素子間にわたるプログ
ラムの作成も容易である。
【００１９】図３は、図２図示のような切換えを実現す
るチップセレクト回路６０の構成を示す。ＲＯＭＢ１Ｃ
Ｓ〜ＲＯＭＢ４ＣＳ信号は、アドレス信号の上位ビット
をデコードして図２（１）のブロックＲＯＭＢ１〜ＲＯ
ＭＢ４を選択するチップセレクト信号を示す。ＤＳ０
は、図１図示のデバイスメモリ容量設定回路５５からの
容量信号を示す。ＲＯＭＢ１ＣＳ信号は、ＯＲゲート８
１の一方入力端子に接続される。ＯＲゲート８１から
は、ＲＯＭＢ１ＣＳ信号がハイレベルのときは必ずＲＯ
Ｍ１ＣＳ信号が発生される。ＲＯＭＢ２ＣＳ信号は、Ａ
ＮＤゲート８２の一方入力端子に与えられる。ＡＮＤゲ
ート８２の他方入力端子には、ＤＳ０信号が与えられ
る。したがって、ＤＳ０信号がハイレベルのときに、Ａ
ＮＤゲート８２からは、ＲＯＭＢ２ＣＳ信号に従った出
力が導出され、ＯＲゲート８１の他方入力端子を介して
ＲＯＭ１ＣＳ信号となる。
るチップセレクト回路６０の構成を示す。ＲＯＭＢ１Ｃ
Ｓ〜ＲＯＭＢ４ＣＳ信号は、アドレス信号の上位ビット
をデコードして図２（１）のブロックＲＯＭＢ１〜ＲＯ
ＭＢ４を選択するチップセレクト信号を示す。ＤＳ０
は、図１図示のデバイスメモリ容量設定回路５５からの
容量信号を示す。ＲＯＭＢ１ＣＳ信号は、ＯＲゲート８
１の一方入力端子に接続される。ＯＲゲート８１から
は、ＲＯＭＢ１ＣＳ信号がハイレベルのときは必ずＲＯ
Ｍ１ＣＳ信号が発生される。ＲＯＭＢ２ＣＳ信号は、Ａ
ＮＤゲート８２の一方入力端子に与えられる。ＡＮＤゲ
ート８２の他方入力端子には、ＤＳ０信号が与えられ
る。したがって、ＤＳ０信号がハイレベルのときに、Ａ
ＮＤゲート８２からは、ＲＯＭＢ２ＣＳ信号に従った出
力が導出され、ＯＲゲート８１の他方入力端子を介して
ＲＯＭ１ＣＳ信号となる。
【００２０】ＲＯＭＢ３ＣＳ信号およびＲＯＭＢ４ＣＳ
信号は、ＯＲゲート８３にそれぞれ入力される。この出
力は、ＡＮＤゲート８４の一方入力端子に与えられる。
ＡＮＤゲート８４の他方入力端子には、ＤＳ０信号が与
えられる。したがって、ＤＳ０信号がハイレベルのとき
には、ＲＯＭＢ３ＣＳ信号またはＲＯＭＢ４ＣＳ信号の
うちのいずれか一方が、ＯＲゲート８５を介して、ＲＯ
Ｍ２ＣＳ信号として導出される。すなわち、ＤＳ０信号
がハイレベルのときには、ＲＯＭＢ１ＣＳ信号およびＲ
ＯＭＢ２ＣＳ信号によって、ＲＯＭ１ＣＳ信号が導出さ
れ、ＲＯＭＢ３ＣＳ信号およびＲＯＭＢ４ＣＳ信号によ
ってＲＯＭ２ＣＳ信号が導出される。この状態は、図２
（３）に示す状態に対応する。
信号は、ＯＲゲート８３にそれぞれ入力される。この出
力は、ＡＮＤゲート８４の一方入力端子に与えられる。
ＡＮＤゲート８４の他方入力端子には、ＤＳ０信号が与
えられる。したがって、ＤＳ０信号がハイレベルのとき
には、ＲＯＭＢ３ＣＳ信号またはＲＯＭＢ４ＣＳ信号の
うちのいずれか一方が、ＯＲゲート８５を介して、ＲＯ
Ｍ２ＣＳ信号として導出される。すなわち、ＤＳ０信号
がハイレベルのときには、ＲＯＭＢ１ＣＳ信号およびＲ
ＯＭＢ２ＣＳ信号によって、ＲＯＭ１ＣＳ信号が導出さ
れ、ＲＯＭＢ３ＣＳ信号およびＲＯＭＢ４ＣＳ信号によ
ってＲＯＭ２ＣＳ信号が導出される。この状態は、図２
（３）に示す状態に対応する。
【００２１】ＤＳ０信号がローレベルのときには、イン
バータ８６を介して、ＡＮＤゲート８７の一方端子にハ
イレベルの入力が与えられる。ＡＮＤゲート８７の他方
入力には、ＲＯＭＢ２ＣＳ信号が与えられているので、
ＲＯＭＢ２ＣＳ信号は、ＡＮＤゲート８７およびＯＲゲ
ート８５を介して、ＲＯＭ２ＣＳ信号として導出され
る。ＡＮＤゲート８２の他方入力端子には、ローレベル
の信号が与えられるので、ＲＯＭ１ＣＳ信号にはＲＯＭ
Ｂ２ＣＳ信号は影響しなくなる。また、ＡＮＤゲート８
４の一方入力端子がローレベルとなるので、ＲＯＭＢ３
ＣＳ信号およびＲＯＭＢ４ＣＳ信号は、ＲＯＭ２ＣＳ信
号には影響しなくなる。
バータ８６を介して、ＡＮＤゲート８７の一方端子にハ
イレベルの入力が与えられる。ＡＮＤゲート８７の他方
入力には、ＲＯＭＢ２ＣＳ信号が与えられているので、
ＲＯＭＢ２ＣＳ信号は、ＡＮＤゲート８７およびＯＲゲ
ート８５を介して、ＲＯＭ２ＣＳ信号として導出され
る。ＡＮＤゲート８２の他方入力端子には、ローレベル
の信号が与えられるので、ＲＯＭ１ＣＳ信号にはＲＯＭ
Ｂ２ＣＳ信号は影響しなくなる。また、ＡＮＤゲート８
４の一方入力端子がローレベルとなるので、ＲＯＭＢ３
ＣＳ信号およびＲＯＭＢ４ＣＳ信号は、ＲＯＭ２ＣＳ信
号には影響しなくなる。
【００２２】図３のようにして、２種類の記憶容量を切
換えることができる。より多くの種類の容量の切換え
は、たとえばＲＯＭのアドレス入力にアドレスの上位ア
ドレスと容量信号とを加え、メモリ空間を区分したブロ
ックの数に対応するビット数のデータを予め設定してお
くことによって、チップセレクト回路６０を実現するこ
とができる。
換えることができる。より多くの種類の容量の切換え
は、たとえばＲＯＭのアドレス入力にアドレスの上位ア
ドレスと容量信号とを加え、メモリ空間を区分したブロ
ックの数に対応するビット数のデータを予め設定してお
くことによって、チップセレクト回路６０を実現するこ
とができる。
【００２３】以上の実施例においては、拡張アドレス回
路５３を用いてＣＰＵ５２からのアドレス空間を拡張し
ているけれども、ＣＰＵ５２の一部のアドレス空間のみ
を使用するようにしてもよいことは勿論である。またＲ
ＡＭとして、ダイナミックＲＡＭなどを使用し、アドレ
ス信号を多重化してもよいことは勿論である。
路５３を用いてＣＰＵ５２からのアドレス空間を拡張し
ているけれども、ＣＰＵ５２の一部のアドレス空間のみ
を使用するようにしてもよいことは勿論である。またＲ
ＡＭとして、ダイナミックＲＡＭなどを使用し、アドレ
ス信号を多重化してもよいことは勿論である。
【００２４】
【発明の効果】以上のように本発明によれば、メモリ素
子の容量が変わっても連続したアドレス空間に配置し
て、全体として連続したアドレス空間を得ることができ
る。これによって、メモリの容量が異なっても、プリン
ト基板などのハードウエアの共用化が可能となる。ま
た、メモリ素子が実装されているアドレス空間には、不
連続空間が発生しないので、アドレス空間の不連続によ
る動作異常を防止することができる。
子の容量が変わっても連続したアドレス空間に配置し
て、全体として連続したアドレス空間を得ることができ
る。これによって、メモリの容量が異なっても、プリン
ト基板などのハードウエアの共用化が可能となる。ま
た、メモリ素子が実装されているアドレス空間には、不
連続空間が発生しないので、アドレス空間の不連続によ
る動作異常を防止することができる。
【図１】本発明の一実施例の電気的構成を示すブロック
図である。
図である。
【図２】図１図示のメモリ装置５１のアドレスマップを
示す図である。
示す図である。
【図３】図１図示のチップセレクト回路６０の電気的構
成を示すブロック図である。
成を示すブロック図である。
【図４】従来からのメモリ装置１の電気的構成を示すブ
ロック図である。
ロック図である。
【図５】図４図示のメモリ装置１のアドレスマップを示
す図である。
す図である。
５１ メモリ装置 ５２ ＣＰＵ ５３ 拡張アドレス発生回路 ５４ アドレスバス ５５ デバイスメモリ容量設定回路 ６０ チップセレクト回路 ６１〜６Ｋ ＲＯＭ ７１〜７Ｌ ＲＡＭ
Claims (1)
- 【請求項１】 複数のメモリ素子を予め定めるビット数
のアドレス信号によって指定される連続したアドレス空
間に配置して構成するメモリ装置において、 実装されるメモリ素子の容量を設定し、設定容量を表す
容量信号を導出する容量設定手段と、 アドレス信号および容量設定手段からの容量信号に応答
し、実装されるメモリ素子の容量毎に、メモリ素子を能
動化するための素子選択信号を導出する素子選択手段と
を含むことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28511791A JPH05120127A (ja) | 1991-10-30 | 1991-10-30 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28511791A JPH05120127A (ja) | 1991-10-30 | 1991-10-30 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120127A true JPH05120127A (ja) | 1993-05-18 |
Family
ID=17687341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28511791A Pending JPH05120127A (ja) | 1991-10-30 | 1991-10-30 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120127A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61213943A (ja) * | 1985-03-19 | 1986-09-22 | Nec Corp | マイクロコンピユ−タ |
-
1991
- 1991-10-30 JP JP28511791A patent/JPH05120127A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61213943A (ja) * | 1985-03-19 | 1986-09-22 | Nec Corp | マイクロコンピユ−タ |
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