JPH10289150A - プロセッサ - Google Patents
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- JPH10289150A JPH10289150A JP9110468A JP11046897A JPH10289150A JP H10289150 A JPH10289150 A JP H10289150A JP 9110468 A JP9110468 A JP 9110468A JP 11046897 A JP11046897 A JP 11046897A JP H10289150 A JPH10289150 A JP H10289150A
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- Japan
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- memory
- address space
- bits
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Abstract
(57)【要約】
【課題】 メモリの構成を容易に変更することができ、
かつ高速処理に適したディジタル信号処理用プロセッサ
を提供する。 【解決手段】 アドレス生成回路１２は、６４Ｋのアド
レス空間を示すアドレス情報を出力する。デコーダ１４
は、６４Ｋのアドレス空間を８分割した８Ｋアドレス空
間夫々を示す８本のアドレス空間選択信号を出力する。
デコーダ１５，１６，１７は、上記８Ｋアドレス空間を
夫々２分割、４分割、８分割した４Ｋアドレス空間、２
Ｋアドレス空間、１Ｋアドレス空間を示す２本、４本、
８本のアドレス空間選択信号を出力する。デコーダ１４
から出力されるアドレス空間選択信号とデコーダ１５，
１６，１７から出力されるアドレス空間選択信号とを適
宜に組み合わせることにより、６４Ｋアドレス空間の所
望の位置に８Ｋメモリ、４Ｋメモリ、２Ｋメモリ及び１
Ｋメモリを任意に割り当てることができる。
かつ高速処理に適したディジタル信号処理用プロセッサ
を提供する。 【解決手段】 アドレス生成回路１２は、６４Ｋのアド
レス空間を示すアドレス情報を出力する。デコーダ１４
は、６４Ｋのアドレス空間を８分割した８Ｋアドレス空
間夫々を示す８本のアドレス空間選択信号を出力する。
デコーダ１５，１６，１７は、上記８Ｋアドレス空間を
夫々２分割、４分割、８分割した４Ｋアドレス空間、２
Ｋアドレス空間、１Ｋアドレス空間を示す２本、４本、
８本のアドレス空間選択信号を出力する。デコーダ１４
から出力されるアドレス空間選択信号とデコーダ１５，
１６，１７から出力されるアドレス空間選択信号とを適
宜に組み合わせることにより、６４Ｋアドレス空間の所
望の位置に８Ｋメモリ、４Ｋメモリ、２Ｋメモリ及び１
Ｋメモリを任意に割り当てることができる。
Description
【００１０】
【発明の属する技術分野】本発明は、プロセッサに係
り、より詳細にはディジタル信号処理用プロセッサ等の
高速プロセッサにおけるメモリ・アクセス回路に関す
る。
り、より詳細にはディジタル信号処理用プロセッサ等の
高速プロセッサにおけるメモリ・アクセス回路に関す
る。
【００２０】
【従来の技術】近年、携帯電話、高速モデムなどの高速
信号処理が要求される電子機器には、ディジタル信号処
理用プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａ
ｌ Ｐｒｏｃｅｓｓｏｒ）が採用されており、現在のデ
ィジタル信号処理用プロセッサの処理能力の飛躍的な向
上は、これら電子機器の普及を促す大きな要因となって
いる。
信号処理が要求される電子機器には、ディジタル信号処
理用プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａ
ｌ Ｐｒｏｃｅｓｓｏｒ）が採用されており、現在のデ
ィジタル信号処理用プロセッサの処理能力の飛躍的な向
上は、これら電子機器の普及を促す大きな要因となって
いる。
【００３０】ディジタル信号処理用プロセッサは、中央
処理装置（ＣＰＵ）、外付けメモリなどの外部装置との
インターフェースのための外部インターフェース・モジ
ュール、内部制御信号のインターフェースのための内部
インターフェース・モジュール、内部メモリのアクセス
のためのトラフィック・モジュール等を含んでいる。
処理装置（ＣＰＵ）、外付けメモリなどの外部装置との
インターフェースのための外部インターフェース・モジ
ュール、内部制御信号のインターフェースのための内部
インターフェース・モジュール、内部メモリのアクセス
のためのトラフィック・モジュール等を含んでいる。
【００４０】内部メモリとしては、プログラムを格納す
るためのＲＯＭとデータ又はプログラムを格納するため
のＲＡＭとがあり、これらＲＯＭ及びＲＡＭは中央処理
装置のアドレス空間に夫々割り当てられる。
るためのＲＯＭとデータ又はプログラムを格納するため
のＲＡＭとがあり、これらＲＯＭ及びＲＡＭは中央処理
装置のアドレス空間に夫々割り当てられる。
【００５０】図４に、１個のＲＯＭと２個のＲＡＭが６
４Ｋ（６５，５３６）のアドレス空間に割り当てられた
場合のアドレス・マップを示す。
４Ｋ（６５，５３６）のアドレス空間に割り当てられた
場合のアドレス・マップを示す。
【００６０】この場合、８Ｋ（８，１９２）のＲＯＭが
２０００〜３ＦＦＦのアドレス空間に割り当てられ、４
Ｋ（４，０９６）のＲＡＭ１が８０００〜８ＦＦＦのア
ドレス空間に割り当てられ、、８Ｋ（８，１９２）のＲ
ＡＭ２がＣ０００〜ＤＦＦＦのアドレス空間に割り当て
られている。
２０００〜３ＦＦＦのアドレス空間に割り当てられ、４
Ｋ（４，０９６）のＲＡＭ１が８０００〜８ＦＦＦのア
ドレス空間に割り当てられ、、８Ｋ（８，１９２）のＲ
ＡＭ２がＣ０００〜ＤＦＦＦのアドレス空間に割り当て
られている。
【００７０】ディジタル信号処理用プロセッサは、高速
な信号処理が要求されるので、内部の中央処理装置の内
部メモリに対するアクセスも高速な動作が要求される。
この高速なメモリ・アクセスを実現するために、ディジ
タル信号処理用プロセッサには、独特なメモリ・アクセ
ス回路が採用されている。
な信号処理が要求されるので、内部の中央処理装置の内
部メモリに対するアクセスも高速な動作が要求される。
この高速なメモリ・アクセスを実現するために、ディジ
タル信号処理用プロセッサには、独特なメモリ・アクセ
ス回路が採用されている。
【００８０】図５に、従来のディジタル信号処理用プロ
セッサにおけるメモリ・アクセス回路の一例の概略を示
す。
セッサにおけるメモリ・アクセス回路の一例の概略を示
す。
【００９０】このメモリ・アクセス回路５０は、中央処
理装置（ＣＰＵ）５１内のアドレス生成回路５２と、ト
ラフィック・モジュールであるアドレス・デコーダ５３
と、メモリ５４，５５，５６とを有している。ここで、
メモリ５４はＲＯＭであり、メモリ５５，５６はＲＡＭ
である。
理装置（ＣＰＵ）５１内のアドレス生成回路５２と、ト
ラフィック・モジュールであるアドレス・デコーダ５３
と、メモリ５４，５５，５６とを有している。ここで、
メモリ５４はＲＯＭであり、メモリ５５，５６はＲＡＭ
である。
【０１００】アドレス生成回路５２で生成された１６ビ
ットのアドレス情報（Ａ１５〜Ａ０）は、アドレス・デ
コーダ５３に供給される。アドレス・デコーダ５３は、
中央処理装置５１の６４Ｋのアドレス空間に割り当てら
れているＲＡＭ５４，５５，５６の所在番地及びその容
量を記憶しており、上記アドレス情報を解析してどのメ
モリに対してアクセスが要求されているのかを判断す
る。
ットのアドレス情報（Ａ１５〜Ａ０）は、アドレス・デ
コーダ５３に供給される。アドレス・デコーダ５３は、
中央処理装置５１の６４Ｋのアドレス空間に割り当てら
れているＲＡＭ５４，５５，５６の所在番地及びその容
量を記憶しており、上記アドレス情報を解析してどのメ
モリに対してアクセスが要求されているのかを判断す
る。
【０１１０】ここで、各メモリ５４，５５，５６が図４
に示すような容量及び割り当てである場合、アドレス・
デコーダ５３には１６ビットのアドレス情報（Ａ１５〜
Ａ０）のうちの上位４ビットのアドレス情報（Ａ１５〜
Ａ１２）が供給され、メモリ５４，５６には１６ビット
のアドレス情報のうちの下位１３ビットのアドレス情報
（Ａ１２〜Ａ０）が夫々供給され、メモリ５５には１６
ビットのアドレス情報のうちの下位１２ビットのアドレ
ス情報（Ａ１１〜Ａ０）が供給される。
に示すような容量及び割り当てである場合、アドレス・
デコーダ５３には１６ビットのアドレス情報（Ａ１５〜
Ａ０）のうちの上位４ビットのアドレス情報（Ａ１５〜
Ａ１２）が供給され、メモリ５４，５６には１６ビット
のアドレス情報のうちの下位１３ビットのアドレス情報
（Ａ１２〜Ａ０）が夫々供給され、メモリ５５には１６
ビットのアドレス情報のうちの下位１２ビットのアドレ
ス情報（Ａ１１〜Ａ０）が供給される。
【０１２０】そして、アドレス・デコーダ５３は、上記
アドレス情報（Ａ１５〜Ａ１２）を解析し、アドレス生
成回路５２から出力される１６ビットのアドレス情報が
２０００〜３ＦＦＦのアドレス空間を示すものであれ
ば、選択信号Ｓ１をメモリ５４に供給する。また、１６
ビットのアドレス情報が８０００〜８ＦＦＦのアドレス
空間を示すものであれば、選択信号Ｓ２をメモリ５５に
供給し、１６ビットのアドレス情報がＣ０００〜ＤＦＦ
Ｆのアドレス空間を示すものであれば、選択信号Ｓ３を
メモリ５６に供給する。
アドレス情報（Ａ１５〜Ａ１２）を解析し、アドレス生
成回路５２から出力される１６ビットのアドレス情報が
２０００〜３ＦＦＦのアドレス空間を示すものであれ
ば、選択信号Ｓ１をメモリ５４に供給する。また、１６
ビットのアドレス情報が８０００〜８ＦＦＦのアドレス
空間を示すものであれば、選択信号Ｓ２をメモリ５５に
供給し、１６ビットのアドレス情報がＣ０００〜ＤＦＦ
Ｆのアドレス空間を示すものであれば、選択信号Ｓ３を
メモリ５６に供給する。
【０１３０】各々のメモリ５４，５５，５６は、アドレ
ス・デコーダ５３から夫々選択信号Ｓ１，Ｓ２，Ｓ３が
供給されるときに、アドレス生成回路５２から供給され
るアドレス情報に基づき、メモリ・アクセス動作を行な
う。
ス・デコーダ５３から夫々選択信号Ｓ１，Ｓ２，Ｓ３が
供給されるときに、アドレス生成回路５２から供給され
るアドレス情報に基づき、メモリ・アクセス動作を行な
う。
【０１４０】図６に、従来のディジタル信号処理用プロ
セッサにおけるメモリ・アクセス回路のその他の例の概
略を示す。
セッサにおけるメモリ・アクセス回路のその他の例の概
略を示す。
【０１５０】このメモリ・アクセス回路６０は、中央処
理装置（ＣＰＵ）６１内のアドレス生成回路６２と、メ
モリ６４，６５，６６とを有している。ここで、メモリ
６４はＲＯＭであり、メモリ６５，６６はＲＡＭであ
る。
理装置（ＣＰＵ）６１内のアドレス生成回路６２と、メ
モリ６４，６５，６６とを有している。ここで、メモリ
６４はＲＯＭであり、メモリ６５，６６はＲＡＭであ
る。
【０１６０】アドレス生成回路６２で生成された１６ビ
ットのアドレス情報（Ａ１５〜Ａ０）は、そのままメモ
リ６４，６５，６６に供給される。また、各メモリ６
４，６５，６６は図４に示すような容量及び割り当てで
あるものとする。
ットのアドレス情報（Ａ１５〜Ａ０）は、そのままメモ
リ６４，６５，６６に供給される。また、各メモリ６
４，６５，６６は図４に示すような容量及び割り当てで
あるものとする。
【０１７０】メモリ６４はその内部にコンパレータ６４
ａを有しており、このコンパレータ６４ａには、アドレ
ス生成回路６２から供給されるアドレス情報と割り当て
アドレス６４ｂとが入力される。コンパレータ６４ａ
は、アドレス生成回路５２からのアドレス情報と予め設
定されている割り当てアドレス６４ｂとを常時比較し、
アドレス情報が割り当てアドレス６４ｂに一致する、即
ち、アドレス情報が２０００〜３ＦＦＦのアドレス空間
を示すものであれば、そのアドレス情報を取り込み、メ
モリ６４に対するアクセス動作が行われる。
ａを有しており、このコンパレータ６４ａには、アドレ
ス生成回路６２から供給されるアドレス情報と割り当て
アドレス６４ｂとが入力される。コンパレータ６４ａ
は、アドレス生成回路５２からのアドレス情報と予め設
定されている割り当てアドレス６４ｂとを常時比較し、
アドレス情報が割り当てアドレス６４ｂに一致する、即
ち、アドレス情報が２０００〜３ＦＦＦのアドレス空間
を示すものであれば、そのアドレス情報を取り込み、メ
モリ６４に対するアクセス動作が行われる。
【０１８０】メモリ６５，６６も、メモリ６４と同様
に、その内部に夫々コンパレータ６５ａ，６６ａを有し
ており、これらコンパレータ６５ａ，６６ａには、アド
レス生成回路６２から供給されるアドレス情報と割り当
てアドレス６５ｂ，６６ｂとが夫々入力される。コンパ
レータ６５ａ，６６ａは、アドレス生成回路６２からの
アドレス情報と予め設定されている割り当てアドレス６
５ｂ，６６ｂとを常時比較し、アドレス情報が割り当て
アドレス６５ｂ，６６ｂに一致する、即ち、アドレス情
報が８０００〜８ＦＦＦ，Ｃ０００〜ＤＦＦＦのアドレ
ス空間を示すものであれば、そのアドレス情報を取り込
み、メモリ６５，６６に対するアクセス動作が行われ
る。
に、その内部に夫々コンパレータ６５ａ，６６ａを有し
ており、これらコンパレータ６５ａ，６６ａには、アド
レス生成回路６２から供給されるアドレス情報と割り当
てアドレス６５ｂ，６６ｂとが夫々入力される。コンパ
レータ６５ａ，６６ａは、アドレス生成回路６２からの
アドレス情報と予め設定されている割り当てアドレス６
５ｂ，６６ｂとを常時比較し、アドレス情報が割り当て
アドレス６５ｂ，６６ｂに一致する、即ち、アドレス情
報が８０００〜８ＦＦＦ，Ｃ０００〜ＤＦＦＦのアドレ
ス空間を示すものであれば、そのアドレス情報を取り込
み、メモリ６５，６６に対するアクセス動作が行われ
る。
【０１９０】
【発明が解決しようとする課題】ディジタル信号処理用
プロセッサは、様々なディジタル信号処理に用いられる
が、チップに搭載されるメモリの記憶容量及びそのアド
レス・マップは、そのディジタル信号処理用プロセッサ
のアプリケーションに応じたものとなる。この場合、中
央処理装置（ＣＰＵ）、外部インターフェース・モジュ
ール、内部インターフェース・モジュール、トラフィッ
ク・モジュール等のメモリを除いたコアと呼ばれる部分
を共通設計とし、アプリケーションに応じたメモリを上
記コアに接続するという設計形態にすると、新たなディ
ジタル信号処理用プロセッサの開発に要する時間が短縮
される。
プロセッサは、様々なディジタル信号処理に用いられる
が、チップに搭載されるメモリの記憶容量及びそのアド
レス・マップは、そのディジタル信号処理用プロセッサ
のアプリケーションに応じたものとなる。この場合、中
央処理装置（ＣＰＵ）、外部インターフェース・モジュ
ール、内部インターフェース・モジュール、トラフィッ
ク・モジュール等のメモリを除いたコアと呼ばれる部分
を共通設計とし、アプリケーションに応じたメモリを上
記コアに接続するという設計形態にすると、新たなディ
ジタル信号処理用プロセッサの開発に要する時間が短縮
される。
【０２００】図５に示した例においては、アドレス・デ
コーダ５３が一般的な単純構成のものであるので、メモ
リ・アクセスの動作が非常に速いという利点はある。し
かしながら、アドレス・デコーダ５３がコア部５７内に
含まれる構成となっているので、アプリケーション毎に
メモリの記憶容量及びアドレス・マップを変更して新た
なディジタル信号処理用プロセッサを開発しようとする
場合、アドレス・デコーダ５３を変更する必要があり、
コア部５７の変更が必要となって、開発時間の長期化、
開発コストの増大といった問題が発生することとなる。
コーダ５３が一般的な単純構成のものであるので、メモ
リ・アクセスの動作が非常に速いという利点はある。し
かしながら、アドレス・デコーダ５３がコア部５７内に
含まれる構成となっているので、アプリケーション毎に
メモリの記憶容量及びアドレス・マップを変更して新た
なディジタル信号処理用プロセッサを開発しようとする
場合、アドレス・デコーダ５３を変更する必要があり、
コア部５７の変更が必要となって、開発時間の長期化、
開発コストの増大といった問題が発生することとなる。
【０２１０】図６に示した例においては、コア部６７に
上述のようなアドレス・デコーダ等の設計変更を要する
ものが含まれていないので、アプリケーション毎にメモ
リの記憶容量及びアドレス・マップを変更して新たなデ
ィジタル信号処理用プロセッサを開発しようとする場
合、メモリだけの設計変更でよく、開発時間の短縮化、
開発コストの低減といった利点がある。しかしながら、
メモリの選択にアドレス・デコーダに比べて動作速度の
遅いコンパレータが用いられているので、非常に高速の
処理を要求される現在のディジタル信号処理用プロセッ
サには適さないという問題がある。
上述のようなアドレス・デコーダ等の設計変更を要する
ものが含まれていないので、アプリケーション毎にメモ
リの記憶容量及びアドレス・マップを変更して新たなデ
ィジタル信号処理用プロセッサを開発しようとする場
合、メモリだけの設計変更でよく、開発時間の短縮化、
開発コストの低減といった利点がある。しかしながら、
メモリの選択にアドレス・デコーダに比べて動作速度の
遅いコンパレータが用いられているので、非常に高速の
処理を要求される現在のディジタル信号処理用プロセッ
サには適さないという問題がある。
【０２２０】そこで本発明は、メモリの構成を容易に変
更することができ、かつ高速処理に適したディジタル信
号処理用プロセッサを提供することを目的とする。
更することができ、かつ高速処理に適したディジタル信
号処理用プロセッサを提供することを目的とする。
【０２３０】
【課題を解決するための手段】上記目的を達成するため
に、本発明のプロセッサは、２N （Ｎは自然数）のアド
レス空間に対してアクセス可能な中央処理装置と、アド
レスビットの上位側ｋ（ｋはＮより小さい自然数）ビッ
トのアドレス情報を入力し、２N のアドレス空間を２k
個に分割した夫々の第１アドレス空間を示すための２k
個の第１デコード信号を出力する第１のデコーダと、ア
ドレスビットの上位側ｋ＋ｉ（ｉはＮより小さい自然
数）ビットのうちの下位ｉビットのアドレス情報を入力
し、２N-kのアドレス空間を２i 個に分割した夫々の第
２アドレス空間を示すための２i 個の第２デコード信号
を出力する第２のデコーダとを有する。
に、本発明のプロセッサは、２N （Ｎは自然数）のアド
レス空間に対してアクセス可能な中央処理装置と、アド
レスビットの上位側ｋ（ｋはＮより小さい自然数）ビッ
トのアドレス情報を入力し、２N のアドレス空間を２k
個に分割した夫々の第１アドレス空間を示すための２k
個の第１デコード信号を出力する第１のデコーダと、ア
ドレスビットの上位側ｋ＋ｉ（ｉはＮより小さい自然
数）ビットのうちの下位ｉビットのアドレス情報を入力
し、２N-kのアドレス空間を２i 個に分割した夫々の第
２アドレス空間を示すための２i 個の第２デコード信号
を出力する第２のデコーダとを有する。
【０２４０】
【作用】第１のデコーダは、２N のアドレス空間を２k
個に分割した夫々の第１アドレス空間を示すための２k
個の第１デコード信号を出力するので、第１デコード信
号を認識するための回路をメモリに設けることにより、
２k 個の第１アドレス空間の所望の空間に、２N-k の記
憶容量を有するメモリを任意に配置することができる。
個に分割した夫々の第１アドレス空間を示すための２k
個の第１デコード信号を出力するので、第１デコード信
号を認識するための回路をメモリに設けることにより、
２k 個の第１アドレス空間の所望の空間に、２N-k の記
憶容量を有するメモリを任意に配置することができる。
【０２５０】更には、第２のデコーダは、２N-k のアド
レス空間を２i 個に分割した夫々の第２アドレス空間を
示すための２i 個の第２デコード信号を出力するので、
第１及び第２のデコード信号を認識するための回路をメ
モリに設けることにより、夫々の第１アドレス空間の中
の２i 個の第２アドレス空間の所望の空間に、２N-k-i
の記憶容量を有するメモリを任意に配置することができ
る。
レス空間を２i 個に分割した夫々の第２アドレス空間を
示すための２i 個の第２デコード信号を出力するので、
第１及び第２のデコード信号を認識するための回路をメ
モリに設けることにより、夫々の第１アドレス空間の中
の２i 個の第２アドレス空間の所望の空間に、２N-k-i
の記憶容量を有するメモリを任意に配置することができ
る。
【０２６０】
【発明の実施の形態】以下、添付図を参照して本発明の
実施例を説明する。
実施例を説明する。
【０２７０】図１は、本発明に係わるプロセッサの要部
を示すブロック図である。このディジタル信号処理用プ
ロセッサ１０は、中央処理装置（ＣＰＵ）１１内のアド
レス生成回路１２と、トラフィック・モジュール１３と
しての４つのデコーダ１４，１５，１６，１７とからな
るメモリ・アクセス回路を含んでいる。アドレス生成回
路１２は、トラフィック・モジュール１３と、図示して
いないメモリに対して１６ビットのアドレス情報（Ａ１
５〜Ａ０）を供給する。従って、中央処理装置１１は、
６４Ｋ（６５，５３６）のアドレス空間を有する。
を示すブロック図である。このディジタル信号処理用プ
ロセッサ１０は、中央処理装置（ＣＰＵ）１１内のアド
レス生成回路１２と、トラフィック・モジュール１３と
しての４つのデコーダ１４，１５，１６，１７とからな
るメモリ・アクセス回路を含んでいる。アドレス生成回
路１２は、トラフィック・モジュール１３と、図示して
いないメモリに対して１６ビットのアドレス情報（Ａ１
５〜Ａ０）を供給する。従って、中央処理装置１１は、
６４Ｋ（６５，５３６）のアドレス空間を有する。
【０２８０】デコーダ１４は、アドレス生成回路１２か
ら供給されるアドレス情報（アドレスビット）の上位側
３ビット（Ａ１５〜Ａ１３）を入力し、その３ビットの
アドレス情報をデコードし、そのデコード結果に応じて
８本の８Ｋバンク選択信号（デコード信号）８ＫＳＥＬ
７〜８ＫＳＥＬ０の中の１つを活性化する。即ち、６４
Ｋのアドレス空間が８等分され、上記３ビットのアドレ
ス情報が００００〜１ＦＦＦのアドレス空間を示すとき
には８Ｋバンク選択信号８ＫＳＥＬ０が活性化され、上
記３ビットのアドレス情報が２０００〜３ＦＦＦのアド
レス空間を示すときには８Ｋバンク選択信号８ＫＳＥＬ
１が活性化される。同様に、アドレス空間４０００〜５
ＦＦＦ、６０００〜７ＦＦＦ、８０００〜９ＦＦＦ、Ａ
０００〜ＢＦＦＦ、Ｃ０００〜ＤＦＦＦ及びＥ０００〜
ＦＦＦＦに対しては、夫々８Ｋバンク選択信号８ＫＳＥ
Ｌ２、８ＫＳＥＬ３、８ＫＳＥＬ４、８ＫＳＥＬ５、８
ＫＳＥＬ６及び８ＫＳＥＬ７が対応している。
ら供給されるアドレス情報（アドレスビット）の上位側
３ビット（Ａ１５〜Ａ１３）を入力し、その３ビットの
アドレス情報をデコードし、そのデコード結果に応じて
８本の８Ｋバンク選択信号（デコード信号）８ＫＳＥＬ
７〜８ＫＳＥＬ０の中の１つを活性化する。即ち、６４
Ｋのアドレス空間が８等分され、上記３ビットのアドレ
ス情報が００００〜１ＦＦＦのアドレス空間を示すとき
には８Ｋバンク選択信号８ＫＳＥＬ０が活性化され、上
記３ビットのアドレス情報が２０００〜３ＦＦＦのアド
レス空間を示すときには８Ｋバンク選択信号８ＫＳＥＬ
１が活性化される。同様に、アドレス空間４０００〜５
ＦＦＦ、６０００〜７ＦＦＦ、８０００〜９ＦＦＦ、Ａ
０００〜ＢＦＦＦ、Ｃ０００〜ＤＦＦＦ及びＥ０００〜
ＦＦＦＦに対しては、夫々８Ｋバンク選択信号８ＫＳＥ
Ｌ２、８ＫＳＥＬ３、８ＫＳＥＬ４、８ＫＳＥＬ５、８
ＫＳＥＬ６及び８ＫＳＥＬ７が対応している。
【０２９０】デコーダ１５は、アドレス生成回路１２か
ら供給されるアドレス情報（アドレスビット）の上位側
４ビット（Ａ１５〜Ａ１２）のうちの下位１ビット（Ａ
１２）を入力し、その１ビットのアドレス情報をデコー
ドし、そのデコード結果に応じて２本の４Ｋバンク選択
信号（デコード信号）４ＫＳＥＬ１〜４ＫＳＥＬ０の中
の１つを活性化する。即ち、上記８等分された夫々の８
Ｋのアドレス空間（Ａ１２〜Ａ０）が２等分され、上記
１ビットのアドレス情報が上記８Ｋのアドレス空間の中
の００００〜０ＦＦＦのアドレス空間を示すときには４
Ｋバンク選択信号４ＫＳＥＬ０が活性化され、上記１ビ
ットのアドレス情報が上記８Ｋのアドレス空間の中の１
０００〜１ＦＦＦのアドレス空間を示すときには４Ｋバ
ンク選択信号４ＫＳＥＬ１が活性化される。
ら供給されるアドレス情報（アドレスビット）の上位側
４ビット（Ａ１５〜Ａ１２）のうちの下位１ビット（Ａ
１２）を入力し、その１ビットのアドレス情報をデコー
ドし、そのデコード結果に応じて２本の４Ｋバンク選択
信号（デコード信号）４ＫＳＥＬ１〜４ＫＳＥＬ０の中
の１つを活性化する。即ち、上記８等分された夫々の８
Ｋのアドレス空間（Ａ１２〜Ａ０）が２等分され、上記
１ビットのアドレス情報が上記８Ｋのアドレス空間の中
の００００〜０ＦＦＦのアドレス空間を示すときには４
Ｋバンク選択信号４ＫＳＥＬ０が活性化され、上記１ビ
ットのアドレス情報が上記８Ｋのアドレス空間の中の１
０００〜１ＦＦＦのアドレス空間を示すときには４Ｋバ
ンク選択信号４ＫＳＥＬ１が活性化される。
【０３００】デコーダ１６は、アドレス生成回路１２か
ら供給されるアドレス情報（アドレスビット）の上位側
５ビット（Ａ１５〜Ａ１１）のうちの下位２ビット（Ａ
１２，Ａ１１）を入力し、その２ビットのアドレス情報
をデコードし、そのデコード結果に応じて４本の２Ｋバ
ンク選択信号（デコード信号）２ＫＳＥＬ３〜２ＫＳＥ
Ｌ０の中の１つを活性化する。即ち、上記８等分された
夫々の８Ｋのアドレス空間（Ａ１２〜Ａ０）が４等分さ
れ、上記２ビットのアドレス情報が上記８Ｋのアドレス
空間の中の００００〜０７ＦＦのアドレス空間を示すと
きには２Ｋバンク選択信号２ＫＳＥＬ０が活性化され、
上記２ビットのアドレス情報が上記８Ｋのアドレス空間
の中の０８００〜０ＦＦＦのアドレス空間を示すときに
は２Ｋバンク選択信号２ＫＳＥＬ１が活性化される。同
様に、アドレス空間１０００〜１７ＦＦ及び１８００〜
１ＦＦＦに対しては、夫々２Ｋバンク選択信号２ＫＳＥ
Ｌ２及び２ＫＳＥＬ３が対応している。
ら供給されるアドレス情報（アドレスビット）の上位側
５ビット（Ａ１５〜Ａ１１）のうちの下位２ビット（Ａ
１２，Ａ１１）を入力し、その２ビットのアドレス情報
をデコードし、そのデコード結果に応じて４本の２Ｋバ
ンク選択信号（デコード信号）２ＫＳＥＬ３〜２ＫＳＥ
Ｌ０の中の１つを活性化する。即ち、上記８等分された
夫々の８Ｋのアドレス空間（Ａ１２〜Ａ０）が４等分さ
れ、上記２ビットのアドレス情報が上記８Ｋのアドレス
空間の中の００００〜０７ＦＦのアドレス空間を示すと
きには２Ｋバンク選択信号２ＫＳＥＬ０が活性化され、
上記２ビットのアドレス情報が上記８Ｋのアドレス空間
の中の０８００〜０ＦＦＦのアドレス空間を示すときに
は２Ｋバンク選択信号２ＫＳＥＬ１が活性化される。同
様に、アドレス空間１０００〜１７ＦＦ及び１８００〜
１ＦＦＦに対しては、夫々２Ｋバンク選択信号２ＫＳＥ
Ｌ２及び２ＫＳＥＬ３が対応している。
【０３１０】デコーダ１７は、アドレス生成回路１２か
ら供給されるアドレス情報（アドレスビット）の上位側
６ビット（Ａ１５〜Ａ１０）のうちの下位３ビット（Ａ
１２〜Ａ１０）を入力し、その３ビットのアドレス情報
をデコードし、そのデコード結果に応じて８本の１Ｋバ
ンク選択信号（デコード信号）１ＫＳＥＬ７〜２ＫＳＥ
Ｌ０の中の１つを活性化する。即ち、上記８等分された
夫々の８Ｋのアドレス空間（Ａ１２〜Ａ０）が８等分さ
れ、上記３ビットのアドレス情報が上記８Ｋのアドレス
空間の中の００００〜０３ＦＦのアドレス空間を示すと
きには１Ｋバンク選択信号１ＫＳＥＬ０が活性化され、
上記３ビットのアドレス情報が上記８Ｋのアドレス空間
の中の０４００〜０７ＦＦのアドレス空間を示すときに
は１Ｋバンク選択信号１ＫＳＥＬ１が活性化される。同
様に、アドレス空間０８００〜０ＢＦＦ、０Ｃ００〜０
ＦＦＦ、１０００〜１３ＦＦ、１４００〜１７ＦＦ、１
８００〜１ＢＦＦ及び１Ｃ００〜１ＦＦＦに対しては、
夫々１Ｋバンク選択信号１ＫＳＥＬ２、１ＫＳＥＬ３、
１ＫＳＥＬ４、１ＫＳＥＬ５、１ＫＳＥＬ６及び１ＫＳ
ＥＬ７が対応している。
ら供給されるアドレス情報（アドレスビット）の上位側
６ビット（Ａ１５〜Ａ１０）のうちの下位３ビット（Ａ
１２〜Ａ１０）を入力し、その３ビットのアドレス情報
をデコードし、そのデコード結果に応じて８本の１Ｋバ
ンク選択信号（デコード信号）１ＫＳＥＬ７〜２ＫＳＥ
Ｌ０の中の１つを活性化する。即ち、上記８等分された
夫々の８Ｋのアドレス空間（Ａ１２〜Ａ０）が８等分さ
れ、上記３ビットのアドレス情報が上記８Ｋのアドレス
空間の中の００００〜０３ＦＦのアドレス空間を示すと
きには１Ｋバンク選択信号１ＫＳＥＬ０が活性化され、
上記３ビットのアドレス情報が上記８Ｋのアドレス空間
の中の０４００〜０７ＦＦのアドレス空間を示すときに
は１Ｋバンク選択信号１ＫＳＥＬ１が活性化される。同
様に、アドレス空間０８００〜０ＢＦＦ、０Ｃ００〜０
ＦＦＦ、１０００〜１３ＦＦ、１４００〜１７ＦＦ、１
８００〜１ＢＦＦ及び１Ｃ００〜１ＦＦＦに対しては、
夫々１Ｋバンク選択信号１ＫＳＥＬ２、１ＫＳＥＬ３、
１ＫＳＥＬ４、１ＫＳＥＬ５、１ＫＳＥＬ６及び１ＫＳ
ＥＬ７が対応している。
【０３２０】図２は、本発明のデコーダによるアドレス
空間の分割を説明するための図である。デコーダ１４に
よる８Ｋアドレス空間のデコードによって発生される８
Ｋバンク選択信号８ＫＳＥＬ７〜８ＫＳＥＬ０は、図２
に示すように、夫々８Ｋバンクを選択するためのもので
ある。また、デコーダ１５による４Ｋアドレス空間のデ
コードにより発生される４Ｋバンク選択信号４ＫＳＥＬ
１〜４ＫＳＥＬ０は、夫々４Ｋバンクを選択するための
ものである。また、デコーダ１６による２Ｋアドレス空
間のデコードによって発生される２Ｋバンク選択信号２
ＫＳＥＬ３〜２ＫＳＥＬ０は、夫々２Ｋバンクを選択す
るためのものである。また、デコーダ１７による１Ｋア
ドレス空間のデコードによって発生される１Ｋバンク選
択信号１ＫＳＥＬ７〜１ＫＳＥＬ０は、夫々１Ｋバンク
を選択するためのものである。
空間の分割を説明するための図である。デコーダ１４に
よる８Ｋアドレス空間のデコードによって発生される８
Ｋバンク選択信号８ＫＳＥＬ７〜８ＫＳＥＬ０は、図２
に示すように、夫々８Ｋバンクを選択するためのもので
ある。また、デコーダ１５による４Ｋアドレス空間のデ
コードにより発生される４Ｋバンク選択信号４ＫＳＥＬ
１〜４ＫＳＥＬ０は、夫々４Ｋバンクを選択するための
ものである。また、デコーダ１６による２Ｋアドレス空
間のデコードによって発生される２Ｋバンク選択信号２
ＫＳＥＬ３〜２ＫＳＥＬ０は、夫々２Ｋバンクを選択す
るためのものである。また、デコーダ１７による１Ｋア
ドレス空間のデコードによって発生される１Ｋバンク選
択信号１ＫＳＥＬ７〜１ＫＳＥＬ０は、夫々１Ｋバンク
を選択するためのものである。
【０３３０】これら、各バンク選択信号を適宜組み合わ
せることにより、８個の８Ｋバンクの中の１つ、１６個
の４Ｋバンクの中の１つ、３２個の２Ｋバンクの中の１
つ、更には６４個の１Ｋバンクの中の１つを任意に選択
することができる。例えば、８Ｋバンク選択信号８ＫＳ
ＥＬ１を用いることにより、２０００〜３ＦＦＦのアド
レス空間の８Ｋバンク２１を選択することができる。ま
た、８Ｋバンク選択信号８ＫＳＥＬ３と４Ｋバンク選択
信号４ＫＳＥＬ０との論理積演算によって、６０００〜
６ＦＦＦのアドレス空間の４Ｋバンク２２を選択するこ
とができる。また、８Ｋバンク選択信号８ＫＳＥＬ５と
２Ｋバンク選択信号２ＫＳＥＬ１との論理積演算によ
り、Ａ８００〜ＡＦＦＦのアドレス空間の２Ｋバンク２
３を選択することができる。更には、８Ｋバンク選択信
号８ＫＳＥＬ７と１Ｋバンク選択信号１ＫＳＥＬ１との
論理積により、Ｅ４００〜Ｅ７ＦＦのアドレス空間の１
Ｋバンク２４を選択することができる。
せることにより、８個の８Ｋバンクの中の１つ、１６個
の４Ｋバンクの中の１つ、３２個の２Ｋバンクの中の１
つ、更には６４個の１Ｋバンクの中の１つを任意に選択
することができる。例えば、８Ｋバンク選択信号８ＫＳ
ＥＬ１を用いることにより、２０００〜３ＦＦＦのアド
レス空間の８Ｋバンク２１を選択することができる。ま
た、８Ｋバンク選択信号８ＫＳＥＬ３と４Ｋバンク選択
信号４ＫＳＥＬ０との論理積演算によって、６０００〜
６ＦＦＦのアドレス空間の４Ｋバンク２２を選択するこ
とができる。また、８Ｋバンク選択信号８ＫＳＥＬ５と
２Ｋバンク選択信号２ＫＳＥＬ１との論理積演算によ
り、Ａ８００〜ＡＦＦＦのアドレス空間の２Ｋバンク２
３を選択することができる。更には、８Ｋバンク選択信
号８ＫＳＥＬ７と１Ｋバンク選択信号１ＫＳＥＬ１との
論理積により、Ｅ４００〜Ｅ７ＦＦのアドレス空間の１
Ｋバンク２４を選択することができる。
【０３４０】図３は、本発明のプロセッサに用いられる
メモリの概略を示すブロック図である。
メモリの概略を示すブロック図である。
【０３５０】図３（ａ）に示す８Ｋ（８，１９２）のメ
モリ３１は、コントロール部３１ａとメモリアレイ部３
１ｂとを有している。コントロール部３１ａには、デコ
ーダ１４から出力される８個の８Ｋバンク選択信号８Ｋ
ＳＥＬｘのうちの１つとアドレス生成回路１２から出力
される１６ビットアドレス情報（Ａ１５〜Ａ０）のうち
の１３ビットのアドレス情報（Ａ１２〜Ａ０）とが供給
され、これら８Ｋバンク選択信号と１３ビットのアドレ
ス情報とに基づき、メモリアレイ部３１ｂに対するアク
セス動作が行われる。
モリ３１は、コントロール部３１ａとメモリアレイ部３
１ｂとを有している。コントロール部３１ａには、デコ
ーダ１４から出力される８個の８Ｋバンク選択信号８Ｋ
ＳＥＬｘのうちの１つとアドレス生成回路１２から出力
される１６ビットアドレス情報（Ａ１５〜Ａ０）のうち
の１３ビットのアドレス情報（Ａ１２〜Ａ０）とが供給
され、これら８Ｋバンク選択信号と１３ビットのアドレ
ス情報とに基づき、メモリアレイ部３１ｂに対するアク
セス動作が行われる。
【０３６０】図３（ｂ）に示す４Ｋ（４，０９６）のメ
モリ３２は、コントロール部３２ａとメモリアレイ部３
２ｂとアンドゲート３２ｃとを有している。アンドゲー
ト３２ｃには、デコーダ１４から出力される８個の８Ｋ
バンク選択信号８ＫＳＥＬｘのうちの１つとデコーダ１
５から出力される２個の４Ｋバンク選択信号４ＫＳＥＬ
ｘのうちの１つとが供給され、それら２つの信号の論理
積演算結果がコントロール部３２ａに出力される。コン
トロール部３２ａには、アンドゲート３２ｃの出力信号
とアドレス生成回路１２から出力される１６ビットアド
レス情報（Ａ１５〜Ａ０）のうちの１２ビットのアドレ
ス情報（Ａ１１〜Ａ０）とが供給され、これらアンドゲ
ート３２ｃの出力信号と１２ビットのアドレス情報とに
基づき、メモリアレイ部３２ｂに対するアクセス動作が
行われる。尚、このアンドゲート３２ｃがコントロール
部３２ａに含まれる構成としてもよい。
モリ３２は、コントロール部３２ａとメモリアレイ部３
２ｂとアンドゲート３２ｃとを有している。アンドゲー
ト３２ｃには、デコーダ１４から出力される８個の８Ｋ
バンク選択信号８ＫＳＥＬｘのうちの１つとデコーダ１
５から出力される２個の４Ｋバンク選択信号４ＫＳＥＬ
ｘのうちの１つとが供給され、それら２つの信号の論理
積演算結果がコントロール部３２ａに出力される。コン
トロール部３２ａには、アンドゲート３２ｃの出力信号
とアドレス生成回路１２から出力される１６ビットアド
レス情報（Ａ１５〜Ａ０）のうちの１２ビットのアドレ
ス情報（Ａ１１〜Ａ０）とが供給され、これらアンドゲ
ート３２ｃの出力信号と１２ビットのアドレス情報とに
基づき、メモリアレイ部３２ｂに対するアクセス動作が
行われる。尚、このアンドゲート３２ｃがコントロール
部３２ａに含まれる構成としてもよい。
【０３７０】図３（ｃ）に示す２Ｋ（２，０４８）のメ
モリ３３は、コントロール部３３ａとメモリアレイ部３
３ｂとアンドゲート３３ｃとを有している。アンドゲー
ト３３ｃには、デコーダ１４から出力される８個の８Ｋ
バンク選択信号８ＫＳＥＬｘのうちの１つとデコーダ１
６から出力される４個の２Ｋバンク選択信号２ＫＳＥＬ
ｘのうちの１つとが供給され、それら２つの信号の論理
積演算結果がコントロール部３３ａに出力される。コン
トロール部３３ａには、アンドゲート３３ｃの出力信号
とアドレス生成回路１２から出力される１６ビットアド
レス情報（Ａ１５〜Ａ０）のうちの１１ビットのアドレ
ス情報（Ａ１０〜Ａ０）とが供給され、これらアンドゲ
ート３３ｃの出力信号と１１ビットのアドレス情報とに
基づき、メモリアレイ部３３ｂに対するアクセス動作が
行われる。尚、このアンドゲート３３ｃがコントロール
部３３ａに含まれる構成としてもよい。
モリ３３は、コントロール部３３ａとメモリアレイ部３
３ｂとアンドゲート３３ｃとを有している。アンドゲー
ト３３ｃには、デコーダ１４から出力される８個の８Ｋ
バンク選択信号８ＫＳＥＬｘのうちの１つとデコーダ１
６から出力される４個の２Ｋバンク選択信号２ＫＳＥＬ
ｘのうちの１つとが供給され、それら２つの信号の論理
積演算結果がコントロール部３３ａに出力される。コン
トロール部３３ａには、アンドゲート３３ｃの出力信号
とアドレス生成回路１２から出力される１６ビットアド
レス情報（Ａ１５〜Ａ０）のうちの１１ビットのアドレ
ス情報（Ａ１０〜Ａ０）とが供給され、これらアンドゲ
ート３３ｃの出力信号と１１ビットのアドレス情報とに
基づき、メモリアレイ部３３ｂに対するアクセス動作が
行われる。尚、このアンドゲート３３ｃがコントロール
部３３ａに含まれる構成としてもよい。
【０３８０】図３（ｄ）に示す１Ｋ（１，０２４）のメ
モリ３４は、コントロール部３４ａとメモリアレイ部３
４ｂとアンドゲート３４ｃとを有している。アンドゲー
ト３４ｃには、デコーダ１４から出力される８個の８Ｋ
バンク選択信号８ＫＳＥＬｘのうちの１つとデコーダ１
７から出力される８個の１Ｋバンク選択信号１ＫＳＥＬ
ｘのうちの１つとが供給され、それら２つの信号の論理
積演算結果がコントロール部３４ａに出力される。コン
トロール部３４ａには、アンドゲート３４ｃの出力信号
とアドレス生成回路１２から出力される１６ビットアド
レス情報（Ａ１５〜Ａ０）のうちの１０ビットのアドレ
ス情報（Ａ９〜Ａ０）とが供給され、これらアンドゲー
ト３４ｃの出力信号と１０ビットのアドレス情報とに基
づき、メモリアレイ部３４ｂに対するアクセス動作が行
われる。尚、このアンドゲート３４ｃがコントロール部
３４ａに含まれる構成としてもよい。
モリ３４は、コントロール部３４ａとメモリアレイ部３
４ｂとアンドゲート３４ｃとを有している。アンドゲー
ト３４ｃには、デコーダ１４から出力される８個の８Ｋ
バンク選択信号８ＫＳＥＬｘのうちの１つとデコーダ１
７から出力される８個の１Ｋバンク選択信号１ＫＳＥＬ
ｘのうちの１つとが供給され、それら２つの信号の論理
積演算結果がコントロール部３４ａに出力される。コン
トロール部３４ａには、アンドゲート３４ｃの出力信号
とアドレス生成回路１２から出力される１６ビットアド
レス情報（Ａ１５〜Ａ０）のうちの１０ビットのアドレ
ス情報（Ａ９〜Ａ０）とが供給され、これらアンドゲー
ト３４ｃの出力信号と１０ビットのアドレス情報とに基
づき、メモリアレイ部３４ｂに対するアクセス動作が行
われる。尚、このアンドゲート３４ｃがコントロール部
３４ａに含まれる構成としてもよい。
【０３９０】図３に示したメモリ３１，３２，３３，３
４は、ＲＯＭ又はＲＡＭのどちらでもよく、本発明のプ
ロセッサが用いられるアプリケーションの仕様に従い、
任意に設定することができる。例えば、図２において、
８Ｋバンク２１をプログラム・メモリ領域とし、４Ｋバ
ンク２２、２Ｋバンク２３及び１Ｋバンク２４を夫々デ
ータ・メモリ領域とするアドレス・マップの場合には、
図３（ａ）のメモリ３１でなるＲＯＭを８Ｋバンク２１
に割り当て、図３（ｂ）のメモリ３２でなるＲＡＭを４
Ｋバンク２２に割り当て、図３（ｃ）のメモリ３３でな
るＲＡＭを２Ｋバンク２３に割り当て、図３（ｄ）のメ
モリ３４でなるＲＡＭを１Ｋバンク２４に割り当てる構
成とすればよい。
４は、ＲＯＭ又はＲＡＭのどちらでもよく、本発明のプ
ロセッサが用いられるアプリケーションの仕様に従い、
任意に設定することができる。例えば、図２において、
８Ｋバンク２１をプログラム・メモリ領域とし、４Ｋバ
ンク２２、２Ｋバンク２３及び１Ｋバンク２４を夫々デ
ータ・メモリ領域とするアドレス・マップの場合には、
図３（ａ）のメモリ３１でなるＲＯＭを８Ｋバンク２１
に割り当て、図３（ｂ）のメモリ３２でなるＲＡＭを４
Ｋバンク２２に割り当て、図３（ｃ）のメモリ３３でな
るＲＡＭを２Ｋバンク２３に割り当て、図３（ｄ）のメ
モリ３４でなるＲＡＭを１Ｋバンク２４に割り当てる構
成とすればよい。
【０４００】上述の構成のアドレス・マップの場合、メ
モリ３１には８Ｋバンク選択信号８ＫＳＥＬ１が供給さ
れ、メモリ３２には８Ｋバンク選択信号８ＫＳＥＬ３と
４Ｋバンク選択信号４ＫＳＥＬ０とが供給され、メモリ
３３には８Ｋバンク選択信号８ＫＳＥＬ５と２Ｋバンク
選択信号２ＫＳＥＬ１とが供給され、メモリ３４には８
Ｋバンク選択信号８ＫＳＥＬ７と１Ｋバンク選択信号１
ＫＳＥＬ１とが供給されることとなる。
モリ３１には８Ｋバンク選択信号８ＫＳＥＬ１が供給さ
れ、メモリ３２には８Ｋバンク選択信号８ＫＳＥＬ３と
４Ｋバンク選択信号４ＫＳＥＬ０とが供給され、メモリ
３３には８Ｋバンク選択信号８ＫＳＥＬ５と２Ｋバンク
選択信号２ＫＳＥＬ１とが供給され、メモリ３４には８
Ｋバンク選択信号８ＫＳＥＬ７と１Ｋバンク選択信号１
ＫＳＥＬ１とが供給されることとなる。
【０４１０】上述した各デコーダ１４，１５，１６，１
７は、複数の論理ゲートを組み合わせた回路で構成でき
るので、その動作速度は速いものとなる。
７は、複数の論理ゲートを組み合わせた回路で構成でき
るので、その動作速度は速いものとなる。
【０４２０】従って、図１及び図３に示したディジタル
信号処理用プロセッサ１０は、メモリに対するアクセス
動作が非常に速く、高速処理に適するという特性を有す
る。
信号処理用プロセッサ１０は、メモリに対するアクセス
動作が非常に速く、高速処理に適するという特性を有す
る。
【０４３０】また、各デコーダ１４，１５，１６，１７
から出力されるバンク選択信号を適宜に組み合わせるこ
とにより、８個の８Ｋバンク、１６個の４Ｋバンク、３
２個の２Ｋバンク及び６４個の１Ｋバンクの各アドレス
空間にＲＯＭ又はＲＡＭを任意に割り当てることができ
るので、ディジタル信号処理用プロセッサのメモリを除
いた部分をコア部として利用し、種々のメモリの組み合
わせとなる複数のアプリケーションに容易に対応させる
ことができる。
から出力されるバンク選択信号を適宜に組み合わせるこ
とにより、８個の８Ｋバンク、１６個の４Ｋバンク、３
２個の２Ｋバンク及び６４個の１Ｋバンクの各アドレス
空間にＲＯＭ又はＲＡＭを任意に割り当てることができ
るので、ディジタル信号処理用プロセッサのメモリを除
いた部分をコア部として利用し、種々のメモリの組み合
わせとなる複数のアプリケーションに容易に対応させる
ことができる。
【０４４０】即ち、アプリケーション毎にメモリの記憶
容量及びアドレス・マップを変更して新たなディジタル
信号処理用プロセッサを開発しようとする場合、図３に
示した各メモリを適宜選択し、図２に示すアドレス・マ
ップの所望のアドレス空間に割り当てればよく、メモリ
の構成（記憶容量及びアドレス・マップ）を容易に変更
できるので、開発時間の短縮化、開発コストの低減を図
ることができる。
容量及びアドレス・マップを変更して新たなディジタル
信号処理用プロセッサを開発しようとする場合、図３に
示した各メモリを適宜選択し、図２に示すアドレス・マ
ップの所望のアドレス空間に割り当てればよく、メモリ
の構成（記憶容量及びアドレス・マップ）を容易に変更
できるので、開発時間の短縮化、開発コストの低減を図
ることができる。
【０４５０】また、各メモリ３１，３２，３３，３４に
対するアドレス情報は、そのメモリの記憶容量の分だけ
のビット数でよいので、アドレス生成回路１２からのア
ドレス・バスのビット数を少なくすることができる。従
って、ディジタル信号処理用プロセッサのチップ・サイ
ズを小さくすることが可能である。
対するアドレス情報は、そのメモリの記憶容量の分だけ
のビット数でよいので、アドレス生成回路１２からのア
ドレス・バスのビット数を少なくすることができる。従
って、ディジタル信号処理用プロセッサのチップ・サイ
ズを小さくすることが可能である。
【０４６０】上述した実施例においては、中央処理装置
がアクセス可能なアドレス空間を６４Ｋ（６５，５３
６）としているが、これを３２Ｋ、２５６Ｋ、１Ｍ等の
２N （Ｎは自然数）で表わされるアドレス空間に適宜変
更することができることは当業者には明らかであろう。
また、上記アドレス空間の分割についても、８分割、１
６分割、３２分割及び６４分割以外の２k （ｋはＮより
も小さい自然数）分割とすることができることも当業者
には明らかであろう。更には、アドレス空間の分割の組
み合わせ、デコーダの構成、メモリの選択信号の論理組
み合わせ等も適宜変更できることも当業者には明らかで
あろう。
がアクセス可能なアドレス空間を６４Ｋ（６５，５３
６）としているが、これを３２Ｋ、２５６Ｋ、１Ｍ等の
２N （Ｎは自然数）で表わされるアドレス空間に適宜変
更することができることは当業者には明らかであろう。
また、上記アドレス空間の分割についても、８分割、１
６分割、３２分割及び６４分割以外の２k （ｋはＮより
も小さい自然数）分割とすることができることも当業者
には明らかであろう。更には、アドレス空間の分割の組
み合わせ、デコーダの構成、メモリの選択信号の論理組
み合わせ等も適宜変更できることも当業者には明らかで
あろう。
【０４７０】
【発明の効果】上述したように、本発明によれば、適用
されるアプリケーション毎に異なるメモリ構成（記憶容
量及びアドレス・マップ）を有し、かつメモリに対する
アクセス動作が速く高速処理に適したディジタル信号処
理用プロセッサを短期間で開発することができる。
されるアプリケーション毎に異なるメモリ構成（記憶容
量及びアドレス・マップ）を有し、かつメモリに対する
アクセス動作が速く高速処理に適したディジタル信号処
理用プロセッサを短期間で開発することができる。
【図１】本発明に係わるプロセッサの要部を示すブロッ
ク図である。
ク図である。
【図２】本発明のデコーダによるアドレス空間の分割を
説明するための図である。
説明するための図である。
【図３】本発明のプロセッサに用いられるメモリの概略
を示すブロック図である。
を示すブロック図である。
【図４】１個のＲＯＭと２個のＲＡＭが６４Ｋ（６５，
５３６）のアドレス空間に割り当てられた場合のアドレ
ス・マップを示す図である。
５３６）のアドレス空間に割り当てられた場合のアドレ
ス・マップを示す図である。
【図５】従来のディジタル信号処理用プロセッサにおけ
るメモリ・アクセス回路の一例の概略を示すブロック図
である。
るメモリ・アクセス回路の一例の概略を示すブロック図
である。
【図６】従来のディジタル信号処理用プロセッサにおけ
るメモリ・アクセス回路のその他の例の概略を示すブロ
ック図である。
るメモリ・アクセス回路のその他の例の概略を示すブロ
ック図である。
１０・・・ディジタル信号処理用プロセッサ １１・・・ＣＰＵ １２・・・アドレス生成回路 １４，１５，１６，１７・・・デコーダ ２１，２２，２３，２４・・・メモリ・バンク ３１，３２，３３，３４・・・メモリ
Claims (5)
- 【請求項１】 ２N （Ｎは自然数）のアドレス空間に対
してアクセス可能な中央処理装置と、 アドレスビットの上位側ｋ（ｋはＮより小さい自然数）
ビットのアドレス情報を入力し、２N のアドレス空間を
２k 個に分割した夫々の第１アドレス空間を示すための
２k 個の第１デコード信号を出力する第１のデコーダ
と、 アドレスビットの上位側ｋ＋ｉ（ｉはＮより小さい自然
数）ビットのうちの下位ｉビットのアドレス情報を入力
し、２N-k のアドレス空間を２i 個に分割した夫々の第
２アドレス空間を示すための２i 個の第２デコード信号
を出力する第２のデコーダと、 を有するプロセッサ。 - 【請求項２】 ２N-k の記憶容量を有し、上記第１のデ
コード手段から出力される１つの第１デコード信号によ
り選択され、アドレスビットの下位側Ｎ−ｋビットのア
ドレス情報によりアクセスされる第１のメモリを有する
請求項１に記載のプロセッサ。 - 【請求項３】 ２N-k-i の記憶容量を有し、上記第１の
デコード手段から出力される１つの第１デコード信号と
上記第２のデコード手段から出力される１つの第２デコ
ード信号とにより選択され、アドレスビットの下位側Ｎ
−ｋ−ｉビットのアドレス情報によりアクセスされる第
２のメモリを有する請求項１又は２に記載のプロセッ
サ。 - 【請求項４】 アドレスビットの上位側ｋ＋ｊ（ｊはＮ
より小さい自然数）ビットのうちの下位ｊビットのアド
レス情報を入力し、２N-k のアドレス空間を２j 個に分
割した夫々の第３アドレス空間を示すための２j 個の第
３デコード信号を出力する第３のデコーダを有する請求
項１、２又は３に記載のプロセッサ。 - 【請求項５】 ２N-k-j の記憶容量を有し、上記第１の
デコード手段から出力される１つの第１デコード信号と
上記第３のデコード手段から出力される１つの第３デコ
ード信号とにより選択され、アドレスビットの下位側Ｎ
−ｋ−ｊビットのアドレス情報によりアクセスされる第
３のメモリを有する請求項４に記載のプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9110468A JPH10289150A (ja) | 1997-04-11 | 1997-04-11 | プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9110468A JPH10289150A (ja) | 1997-04-11 | 1997-04-11 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289150A true JPH10289150A (ja) | 1998-10-27 |
Family
ID=14536480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9110468A Pending JPH10289150A (ja) | 1997-04-11 | 1997-04-11 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097502A (ja) * | 2006-10-16 | 2008-04-24 | Hitachi Ltd | 容量監視方法及び計算機システム |
-
1997
- 1997-04-11 JP JP9110468A patent/JPH10289150A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097502A (ja) * | 2006-10-16 | 2008-04-24 | Hitachi Ltd | 容量監視方法及び計算機システム |
| US8234480B2 (en) | 2006-10-16 | 2012-07-31 | Hitachi, Ltd. | Storage capacity management system in dynamic area provisioning storage |
| US8296544B2 (en) | 2006-10-16 | 2012-10-23 | Hitachi, Ltd. | Storage capacity management system in dynamic area provisioning storage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060711 |