JPS61236095A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61236095A JPS61236095A JP60075740A JP7574085A JPS61236095A JP S61236095 A JPS61236095 A JP S61236095A JP 60075740 A JP60075740 A JP 60075740A JP 7574085 A JP7574085 A JP 7574085A JP S61236095 A JPS61236095 A JP S61236095A
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- JP
- Japan
- Prior art keywords
- address
- signal
- output
- bit
- shift
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は情報処理装置に関し、特にランダムアクセスメ
モＩＪ（Ｒ，ＡＭ）を用いた情報処理装置に関するもの
である。
モＩＪ（Ｒ，ＡＭ）を用いた情報処理装置に関するもの
である。
（従来技術）
従来の情報処理装置はアドレス信号により指定されるア
ドレスをＮとするとＮ＋１のアドレスの内容をアクセス
する場合、アドレス信号に１加算してランダムアクセス
メモリ（ＲＡＭ）に入力すればよいが高速性が要求され
る場合や、アドレス信号が多くなると加算時間による遅
れが問題となる等の欠点を有していた。
ドレスをＮとするとＮ＋１のアドレスの内容をアクセス
する場合、アドレス信号に１加算してランダムアクセス
メモリ（ＲＡＭ）に入力すればよいが高速性が要求され
る場合や、アドレス信号が多くなると加算時間による遅
れが問題となる等の欠点を有していた。
（発明の目的）
本発明の目的は従来の情報処理装置における欠点を除去
するとともにランダムアクセスメモリ（ＲＡＭ）のアド
レス信号をデコードした後、１ビットローティトシフト
することにより、高速にＮ＋１のアドレスの内容をアク
セス可能にした情報処理装置を提供することにある。
するとともにランダムアクセスメモリ（ＲＡＭ）のアド
レス信号をデコードした後、１ビットローティトシフト
することにより、高速にＮ＋１のアドレスの内容をアク
セス可能にした情報処理装置を提供することにある。
（発明の構成）
本発明によれば、記憶セルと、外部からのアドレス信号
の上位ビットをデコードする第１デコード手段と、前記
アドレス信号の下位ビットをデコードする第２デコード
手段と、前記アドレス信号によシ指定されるアドレスを
ＮとするとＮ＋１のアドレスの内容をアクセス要求する
外部からの信号と前記アドレス信号の下位ビットが全て
＠１”であることを表示する第２デコード手段の出力信
号が′１”のときに第１デコード手段の出力のアドレス
デコード信号を１ビットローティトシフトして、前記記
憶セルに与える第１アドレスシフト手段と、該第１アド
レスシフト手段によって選択されたアドレス信号により
前記記憶セルから出力される信号の中より目的とするア
ドレスの内容を第２デコード手段の出力によりセレクト
するデータセレクト手段と第２デコード手段の出力のア
ドレスデコード信号を前記Ｎ＋１のアドレスの内容をア
クセス要求する信号によって、Ｎ＋１のアクセス要求が
あるときは、右１ビットローティトシフトして、記アド
レス信号がアドレスＮ＋１の内容で、アクセス可能にし
た情報処理装置が得られる。
の上位ビットをデコードする第１デコード手段と、前記
アドレス信号の下位ビットをデコードする第２デコード
手段と、前記アドレス信号によシ指定されるアドレスを
ＮとするとＮ＋１のアドレスの内容をアクセス要求する
外部からの信号と前記アドレス信号の下位ビットが全て
＠１”であることを表示する第２デコード手段の出力信
号が′１”のときに第１デコード手段の出力のアドレス
デコード信号を１ビットローティトシフトして、前記記
憶セルに与える第１アドレスシフト手段と、該第１アド
レスシフト手段によって選択されたアドレス信号により
前記記憶セルから出力される信号の中より目的とするア
ドレスの内容を第２デコード手段の出力によりセレクト
するデータセレクト手段と第２デコード手段の出力のア
ドレスデコード信号を前記Ｎ＋１のアドレスの内容をア
クセス要求する信号によって、Ｎ＋１のアクセス要求が
あるときは、右１ビットローティトシフトして、記アド
レス信号がアドレスＮ＋１の内容で、アクセス可能にし
た情報処理装置が得られる。
（実施例）
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例は、記憶セル１と、外部からのアドレス
信号の上位ビットをデコードする第１デコード手段２と
、前記アドレス信号の下位ビットをデコードする第２デ
コード手段３と、前記アドレス信号により指定されるア
ドレスをＮとするとＮ＋１のアドレスの内容をアクセス
要求する外部からの信号と第２デコード手段３の出力の
アドレスデコード信号の最下位ビットの信号によって第
１デコード手段２の出力のアドレスデコード信号をその
まま記憶セルに与えるか、右１ビットローティトシフト
して前記記憶セルに与えるかを選択する第１アドレスシ
フト手段４と、該アドレスシフト手段によって選択され
たアドレス信号によυ記憶セルから出力される信号の中
より目的とするアドレスの内容をセレクトするデータセ
レクト手段６と、第２デコード手段３の出力のアドレス
デコード信号を前記Ｎ＋１のアドレスの内容をアクセス
要求する信号によって、そのまま、または、右１ビット
ローティトシフトして、前記データセレクト手段６にデ
ータセレクト信号として与える第２アドレスシフト手段
５とを含む。
発明の一実施例は、記憶セル１と、外部からのアドレス
信号の上位ビットをデコードする第１デコード手段２と
、前記アドレス信号の下位ビットをデコードする第２デ
コード手段３と、前記アドレス信号により指定されるア
ドレスをＮとするとＮ＋１のアドレスの内容をアクセス
要求する外部からの信号と第２デコード手段３の出力の
アドレスデコード信号の最下位ビットの信号によって第
１デコード手段２の出力のアドレスデコード信号をその
まま記憶セルに与えるか、右１ビットローティトシフト
して前記記憶セルに与えるかを選択する第１アドレスシ
フト手段４と、該アドレスシフト手段によって選択され
たアドレス信号によυ記憶セルから出力される信号の中
より目的とするアドレスの内容をセレクトするデータセ
レクト手段６と、第２デコード手段３の出力のアドレス
デコード信号を前記Ｎ＋１のアドレスの内容をアクセス
要求する信号によって、そのまま、または、右１ビット
ローティトシフトして、前記データセレクト手段６にデ
ータセレクト信号として与える第２アドレスシフト手段
５とを含む。
記憶セルｌは４ ｂｉｔ Ｘ １６ワード（ｗｏｒｄ
）構成のランダムアクセスメモリ（ＲＡＭ）で、アドレ
スシフト手段は、２−１セレクタ４，５を用いるものと
する。デコード手段２，３は２人力４出力デコーダで、
デコード手段２はアドレス信号４ビツトのうち上位２ビ
ツトをデコードし、デコード手段３は下位２ビツトをデ
コードする。デコード手段２．３によりデコードされた
信号は、入力アドレス信号情報がＯのとき、左端ビット
（最上位ビット）が１１”になるものとする。２−１セ
レクタ４はデコーダ２の出力信号をそのまま出力するか
、または右１ビットローティトシフトして出力する。
）構成のランダムアクセスメモリ（ＲＡＭ）で、アドレ
スシフト手段は、２−１セレクタ４，５を用いるものと
する。デコード手段２，３は２人力４出力デコーダで、
デコード手段２はアドレス信号４ビツトのうち上位２ビ
ツトをデコードし、デコード手段３は下位２ビツトをデ
コードする。デコード手段２．３によりデコードされた
信号は、入力アドレス信号情報がＯのとき、左端ビット
（最上位ビット）が１１”になるものとする。２−１セ
レクタ４はデコーダ２の出力信号をそのまま出力するか
、または右１ビットローティトシフトして出力する。
２−１セレクタ５は同様にデコーダ３の出力信号をその
まま出力するか、または右１ビットローティトシフトし
て出力すゐ。データセレクタ６はアドレス信号上位２ビ
ツトにより記憶セル１から出力された４ ｂｉｔ Ｘ
４ワードの信号の中から目的のアドレスの内容をセレク
トする。アドレス信号線１１は上位２ビツト用であり、
アドレス信号線１４は下位２ビツト用である。信号線１
２．１５はデコードされたアドレス信号を送出する線で
、それぞれ４ビツトの信号線である。信号線１３はセレ
クタ４の出力信号を記憶セル１に入力される４ビツトの
信号線であり、制御信号線１６はセレクタ５の出力信号
をデータセレクタ６に制御信号として供給する。信号線
１７は信号線１５の下位１ピツトの信号線で、セレクタ
４に制御信号を供給する。
まま出力するか、または右１ビットローティトシフトし
て出力すゐ。データセレクタ６はアドレス信号上位２ビ
ツトにより記憶セル１から出力された４ ｂｉｔ Ｘ
４ワードの信号の中から目的のアドレスの内容をセレク
トする。アドレス信号線１１は上位２ビツト用であり、
アドレス信号線１４は下位２ビツト用である。信号線１
２．１５はデコードされたアドレス信号を送出する線で
、それぞれ４ビツトの信号線である。信号線１３はセレ
クタ４の出力信号を記憶セル１に入力される４ビツトの
信号線であり、制御信号線１６はセレクタ５の出力信号
をデータセレクタ６に制御信号として供給する。信号線
１７は信号線１５の下位１ピツトの信号線で、セレクタ
４に制御信号を供給する。
信号線１８はアドレス信号線上１１．１４のアドレス信
号であるアドレスＮの次のアドレスＮ＋１の記憶セルの
内容をアクセス要求する１ビット信号線でセレクタ４，
５に制御信号を供給する。１６ビツトの信号線１９け記
憶セル１からの出力信号を送出する。４ビツトの信号線
２０はデータセレクタ６からの出力信号であるアクセス
された記憶セル１の内容である。
号であるアドレスＮの次のアドレスＮ＋１の記憶セルの
内容をアクセス要求する１ビット信号線でセレクタ４，
５に制御信号を供給する。１６ビツトの信号線１９け記
憶セル１からの出力信号を送出する。４ビツトの信号線
２０はデータセレクタ６からの出力信号であるアクセス
された記憶セル１の内容である。
次に本実施例の動作を第２図および第３図を用いて説明
する。第２図および第３図は本実施例におけるセレクタ
４．５の機能を示す。第２図および第３図において、Ａ
は信号線１８上のＮ＋１のアドレス要求を示す。Ｂは信
号線１７上の信号で、デコーダ３の出力信号の最下位ビ
ットを示す。始めに、信号線１８にはＮ＋１のアドレス
内容をアクセス要求する信号が供給され、アクセス要求
するときをｗ１＃、しないときを＠０”としておく。
する。第２図および第３図は本実施例におけるセレクタ
４．５の機能を示す。第２図および第３図において、Ａ
は信号線１８上のＮ＋１のアドレス要求を示す。Ｂは信
号線１７上の信号で、デコーダ３の出力信号の最下位ビ
ットを示す。始めに、信号線１８にはＮ＋１のアドレス
内容をアクセス要求する信号が供給され、アクセス要求
するときをｗ１＃、しないときを＠０”としておく。
まずＮのアドレスの内容をアクセス要求する場合は、Ｎ
＋１のアドレスの内容をアクセス要求する信号は“Ｏ”
になる。Ｎ＋１のアドレス要求する信号が＠Ｏ”の場合
、セレクタ４，５の機能はスルーとなるため、デコーダ
２，３の出力は直接、それぞれ記憶セル１およびデータ
セレクタ６に入力される。よって、アドレス信号線１１
．１４のアドレス信号は記憶セル１を指定するアドレス
Ｎの内容をアクセスする。また、Ｎ＋１のアドレスをア
クセス要求する場合は、Ｎ＋１のアドレスの内容をアク
セス要求する信号が＠１”になる。このときアドレスＮ
が６のときすなわちアドレス信号が＠０１１０”のとき
の例を考えると、アドレス信号の上位２ビツト″′０１
＃はデコーダ２によってデコードされ”０１００“にな
る。アドレス信号の下位２ビツト″１０”はデコーダ３
によってデコードされ一００１０’になる。よってデコ
ーダ３の出力の最下位ビットは＠Ｏ”であるから、セレ
クタ４の出力は第２図に示すように、”０１００”にな
る０また、セレクタ５０機能は第３図に示すように、右
１ビットローティトシフトであるからセレクタ５の出力
は’０００１”になる。これはアドレス６に１を加えた
アドレス７の場合のデコーダ２，３の各出力″’０１０
０”、’０００１”に一致し、アドレス７の内容がアク
セスできる。
＋１のアドレスの内容をアクセス要求する信号は“Ｏ”
になる。Ｎ＋１のアドレス要求する信号が＠Ｏ”の場合
、セレクタ４，５の機能はスルーとなるため、デコーダ
２，３の出力は直接、それぞれ記憶セル１およびデータ
セレクタ６に入力される。よって、アドレス信号線１１
．１４のアドレス信号は記憶セル１を指定するアドレス
Ｎの内容をアクセスする。また、Ｎ＋１のアドレスをア
クセス要求する場合は、Ｎ＋１のアドレスの内容をアク
セス要求する信号が＠１”になる。このときアドレスＮ
が６のときすなわちアドレス信号が＠０１１０”のとき
の例を考えると、アドレス信号の上位２ビツト″′０１
＃はデコーダ２によってデコードされ”０１００“にな
る。アドレス信号の下位２ビツト″１０”はデコーダ３
によってデコードされ一００１０’になる。よってデコ
ーダ３の出力の最下位ビットは＠Ｏ”であるから、セレ
クタ４の出力は第２図に示すように、”０１００”にな
る０また、セレクタ５０機能は第３図に示すように、右
１ビットローティトシフトであるからセレクタ５の出力
は’０００１”になる。これはアドレス６に１を加えた
アドレス７の場合のデコーダ２，３の各出力″’０１０
０”、’０００１”に一致し、アドレス７の内容がアク
セスできる。
次にアドレスＮが１５の場合すなわち、アドレス信号が
“１１１１”のときの例を考えると、アドレス信号の上
位、下位ともデコーダ２，３により、’ｏｏｏｉ”にデ
コードてれる。よって３のデコーダの出力の最下位ビッ
トは６１＃であるからセレクタ４の出力は第２図に示す
ように”１ｏｏｏ”になる。
“１１１１”のときの例を考えると、アドレス信号の上
位、下位ともデコーダ２，３により、’ｏｏｏｉ”にデ
コードてれる。よって３のデコーダの出力の最下位ビッ
トは６１＃であるからセレクタ４の出力は第２図に示す
ように”１ｏｏｏ”になる。
またセレクタ５の機能は第３図に示すように右１ビット
ローティトシフトであるから、セレクタ５の出力は１０
００”になる。これはアドレス１５に１を加えたアドレ
スＯ（キャリーは無視するものとする。）と一致し、ア
ドレスＯの内容がアクセスできる。
ローティトシフトであるから、セレクタ５の出力は１０
００”になる。これはアドレス１５に１を加えたアドレ
スＯ（キャリーは無視するものとする。）と一致し、ア
ドレスＯの内容がアクセスできる。
本実施例においてはランダムアクセスメモリ（ＲＡＭ）
の記憶セルを４ ｂｉｔ Ｘ ｌ ５ ｗｏｒｄ構成で
あるが、他のｂｉ ｔ Ｘ ｗｏｒｄ構成に拡張可能で
ある。また２−１セレクタ５，６は一般のシフト手段に
拡張可能である。
の記憶セルを４ ｂｉｔ Ｘ ｌ ５ ｗｏｒｄ構成で
あるが、他のｂｉ ｔ Ｘ ｗｏｒｄ構成に拡張可能で
ある。また２−１セレクタ５，６は一般のシフト手段に
拡張可能である。
更にまた、入力アドレス信号情報がＯのとき右端ビット
（最下位ビット）が＠１”になるものとした場合はアド
レスデコード信号を左１ビットローティトシフトすれば
よい。
（最下位ビット）が＠１”になるものとした場合はアド
レスデコード信号を左１ビットローティトシフトすれば
よい。
（発明の効果）
以上説明したように、本発明はアドレスに１加算する時
間を必要とせず、シフトに要する時間だけですむので、
特に大容量のランダムアクセスメモＩＪ（ＲＡＭ）の場
合、加算に要する時間を大幅に短縮できる効果がある。
間を必要とせず、シフトに要する時間だけですむので、
特に大容量のランダムアクセスメモＩＪ（ＲＡＭ）の場
合、加算に要する時間を大幅に短縮できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例におけるセレクタ４の機能を説明する図、第３
図は本実施例におけるセレクタ５の機能を説明する図で
ある。
本実施例におけるセレクタ４の機能を説明する図、第３
図は本実施例におけるセレクタ５の機能を説明する図で
ある。
Claims (1)
- 記憶セルと、外部からのアドレス信号の上位ビットを
デコードする第１デコード手段と、前記アドレス信号の
下位ビットをデコードする第２デコード手段と、前記ア
ドレス信号により指定されるアドレスをＮとするとＮ＋
１のアドレスの内容をアクセス要求する外部からの信号
と前記アドレス信号の下位ビットが全て“１”であるこ
とを表示する第２デコード手段の出力信号“１”のとき
に第１デコード手段の出力のアドレスデコード信号を１
ビットローティトシフトして、前記記憶セルに与える第
１アドレスシフト手段と、該第１アドレスシフト手段に
よって選択されたアドレス信号により前記記憶セルから
出力される信号の中より目的とするアドレスの内容を第
２デコード手段の出力によりセレクトするデータセレク
ト手段と、第２デコード手段の出力のアドレスデコード
信号を前記Ｎ＋１のアドレスの内容をアクセス要求する
信号によって、Ｎ＋１のアクセス要求があるときは、右
１ビットローティトシフトして、前記のデータセレクト
手段にデータセレクト信号として与える第２アドレスシ
フト手段とから成り、前記アドレス信号がアドレスＮ＋
１の内容でアクセス可能にしたことを特徴とした情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075740A JPS61236095A (ja) | 1985-04-10 | 1985-04-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075740A JPS61236095A (ja) | 1985-04-10 | 1985-04-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236095A true JPS61236095A (ja) | 1986-10-21 |
Family
ID=13584976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075740A Pending JPS61236095A (ja) | 1985-04-10 | 1985-04-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236095A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128644A (ja) * | 1973-04-09 | 1974-12-10 |
-
1985
- 1985-04-10 JP JP60075740A patent/JPS61236095A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128644A (ja) * | 1973-04-09 | 1974-12-10 |
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